AMD Zen 1st generation [AMD / 2017]

Zen은 AMD의 Zen 계열 컴퓨터 프로세서 마이크로아키텍처의 첫 번째 버전이다. 이 아키텍처는 2017년 2월에 출시된 Ryzen 시리즈 CPU에 처음 사용되었다. Zen 기반의 첫 번째 시스템은 2016년 E3에서 시연되었으며, 같은 해 Intel Developer Forum이 열리기 직전에 해당 내용을 상세히 발표한 이벤트에서 처음으로 본격적으로 공개되었다. Zen 기반의 첫 번째 CPU인 "Summit Ridge"는 2017년 3월 초에 시장에 출시되었고, Zen 기반의 Epyc 서버 프로세서는 2017년 6월에 출시되었으며, Zen 기반의 APU는 2017년 11월에 등장했다.

 

Zen은 AMD의 이전 Bulldozer 아키텍처와는 다른 완전히 새롭게 설계된 아키텍처이다. Zen 기반의 프로세서는 14nm FinFET 공정을 사용하며, 에너지 효율성이 뛰어나고 사이클당 실행할 수 있는 명령어 수가 대폭 증가한 것으로 알려져 있다. 또한 SMT(Simultaneous Multi-Threading)가 도입되어 각 코어가 두 개의 스레드를 동시에 처리할 수 있다. 캐시 시스템도 재설계되어 L1 캐시가 쓰기-back 방식으로 변경되었다. Zen 프로세서는 세 가지 다른 소켓을 사용한다. 데스크탑용 Ryzen 칩은 AM4 소켓을 사용하여 DDR4 메모리를 지원하며, 고급 데스크탑용 Zen 기반 Threadripper 칩은 쿼드 채널 DDR4 메모리를 지원하고 64개의 PCIe 3.0 레인을 제공하며 TR4 소켓을 사용한다. 또한, Epyc 서버 프로세서는 128개의 PCIe 3.0 레인과 옥타 채널 DDR4 메모리를 지원하며 SP3 소켓을 사용한다.

 

Zen은 시스템 온 칩(SoC) 설계에 기반을 두고 있다. 메모리 컨트롤러와 PCIe, SATA, USB 컨트롤러가 프로세서 코어와 동일한 칩 내에 통합되어 있다. 이는 대역폭과 전력 면에서 장점을 가지지만, 칩의 복잡도와 다이 면적이 커지는 단점도 있다. 이러한 SoC 설계를 통해 Zen 마이크로아키텍처는 노트북과 소형 폼팩터 미니 PC에서부터 고급 데스크탑과 서버까지 다양한 제품군으로 확장 가능하다.

 

2020년까지 AMD는 이미 2억 6천만 개의 Zen 코어를 출하한 것으로 보고되었다.

 

AMD에 따르면 Zen 아키텍처의 주요 초점은 코어당 성능을 증가시키는 것이다. Zen의 새로운 또는 개선된 기능은 다음과 같다:

1. L1 캐시 변경: L1 캐시가 쓰기-through에서 쓰기-back으로 변경되어 낮은 지연 시간과 더 높은 대역폭을 제공한다.
2. SMT (동시 멀티스레딩): 이전 Bulldozer 아키텍처에서 사용된 CMT(클러스터형 멀티스레딩) 설계를 대신하여 각 코어에서 두 개의 스레드를 처리할 수 있는 SMT 아키텍처가 도입되었다. 이는 IBM, Intel, Oracle의 일부 프로세서에서 제공되었던 기능이다.
3. Core Complex (CCX): Zen 기반 CPU의 기본 구성 요소인 Core Complex는 4개의 코어와 해당 캐시들로 구성된다. 4개 이상의 코어를 가진 프로세서는 여러 개의 CCX가 Infinity Fabric을 통해 연결된다. 코어 수가 4의 배수가 아닌 경우 일부 코어는 비활성화된다.
4. ALU, AGU, FPU: 각 코어는 4개의 ALU(정수 연산 유닛), 2개의 AGU(주소 생성 유닛), 2개의 부동소수점 유닛을 갖춘다.
5. 대형 마이크로 연산 캐시: 새롭게 도입된 대형 마이크로 연산 캐시.
6. 마이크로 연산 처리: 각 SMT 코어는 사이클당 최대 6개의 마이크로 연산을 처리할 수 있다(정수형 마이크로 연산 6개, 부동소수점 마이크로 연산 4개).
7. 대역폭 개선: L1과 L2 캐시의 대역폭은 거의 2배 향상되었으며, L3 캐시 대역폭은 5배 증가했다.
8. 클록 게이팅: 클록 게이팅 기술이 적용되어 전력 소비를 절감한다.
9. 더 큰 큐: 리타이어, 로드 및 스토어 큐의 크기가 증가했다.
10. 향상된 분기 예측: 해시된 퍼셉트론 시스템과 간접 타겟 배열을 사용하는 향상된 분기 예측 시스템. 이는 AMD 엔지니어 마이크 클락이 신경망에 비유하기도 했다.
11. 분기 예측기 분리: 분기 예측기가 패치(fetch) 단계에서 분리되어 독립적으로 작동한다.
12. 전용 스택 엔진: 스택 포인터를 수정하기 위한 전용 엔진으로, 이는 Intel Haswell 및 Broadwell 프로세서에서 제공되는 기능과 유사하다.
13. 이동 제거: 물리적인 데이터 이동을 줄여 전력 소비를 줄이는 방법이다.
14. 스카이레이크 호환성: Intel Skylake와의 바이너리 호환성을 제공한다(단, VT-x와 개인 MSR 제외).
15. RDSEED 지원: Broadwell에서 도입된 고성능 하드웨어 난수 생성기 명령어 세트를 지원한다.
16. SMAP, SMEP, XSAVEC/XSAVES/XRSTORS, CLFLUSHOPT 명령어 지원: 보안 관련 명령어들을 지원한다.
17. ADX 및 SHA 지원: ADX(Advanced Digital Extension)와 SHA(Secure Hash Algorithm) 명령어를 지원한다.
18. CLZERO 명령어: 캐시 라인을 비우는 CLZERO 명령어를 통해 ECC 관련 머신 체크 예외를 처리하는 데 유용하다.
19. PTE(페이지 테이블 항목) 통합: 4KB 페이지 테이블을 32KB 페이지 크기로 결합하여 효율성을 높인다.
20. "Pure Power": 더 정확한 전력 모니터링 센서를 제공한다.
21. RAPL 지원: Intel 스타일의 평균 전력 제한(RAPL) 측정 기능을 지원한다.
22. 스마트 프리패치: 효율적인 프리패치 알고리즘을 통해 성능을 최적화한다.
23. 정밀 부스트: 동적 성능 향상 기술로, CPU가 최적의 성능을 발휘할 수 있도록 한다.
24. XFR(확장 주파수 범위): 광고된 터보 주파수를 초과하는 자동 오버클로킹 기능을 제공한다.

Zen 아키텍처의 설계 배경
Zen 아키텍처는 GlobalFoundries에 의해 14nm FinFET 공정으로 제조되며, 이 공정은 삼성전자로부터 라이선스를 받았다. 이는 이전 AMD FX CPU 및 AMD APU에서 사용된 32nm 및 28nm 공정보다 더 높은 효율성을 제공한다. "Summit Ridge" Zen 시리즈는 AM4 소켓을 사용하며 DDR4 메모리를 지원하고, 95W TDP(열 설계 전력)를 특징으로 한다. 새로운 로드맵에서는 데스크탑 제품의 TDP를 명확히 확인할 수는 없으나, 2코어를 가진 저전력 모바일 제품은 5W에서 15W, 4코어를 가진 성능 지향적인 모바일 제품은 15W에서 35W로 제시되고 있다.

 

각 코어의 아키텍처
각 Zen 코어는 클록 사이클당 4개의 명령어를 디코딩하며, 2개의 스케줄러가 정수 및 부동소수점 연산을 처리한다. 각 코어는 2개의 주소 생성 유닛, 4개의 정수 연산 유닛, 4개의 부동소수점 연산 유닛을 갖추고 있다. 또한 부동소수점 연산 유닛 중 2개는 덧셈기, 나머지 2개는 곱셈-덧셈 유닛이다. 그러나 곱셈-덧셈 연산을 사용할 경우 한 개의 덧셈기 유닛에서 동시에 덧셈 연산을 처리할 수 없다.

L1 캐시 크기는 각 코어당 64KB(명령어)와 32KB(데이터)이며, L2 캐시는 각 코어당 512KB, L3 캐시는 1MB에서 2MB까지 제공된다. L3 캐시는 이전 AMD 설계보다 5배 더 높은 대역폭을 제공한다.

 

AMD는 2012년 8월, Jim Keller를 재영입한 직후 Zen 마이크로아키텍처에 대한 계획을 시작했다. Zen은 2015년에 공식적으로 공개되었다.

 

Zen 개발을 이끈 팀은 Keller(그는 2015년 9월, 3년간의 임기를 마친 후 떠났음)와 Zen 팀 리더인 Suzanne Plummer가 이끌었으며, Zen의 수석 아키텍트는 AMD의 시니어 펠로우인 Michael Clark가 맡았다.

 

Zen은 원래 ARM64 기반의 K12 코어와 함께 2017년 출시를 목표로 계획되었으나, AMD의 2015년 금융 분석가 행사에서 K12의 출시가 지연되고 Zen 아키텍처가 우선 개발될 것이라고 발표되었다. 이로써 Zen은 2016년 안에 시장에 출시될 수 있도록 조정되었으며, 첫 번째 Zen 기반 프로세서의 출시일은 2016년 10월로 예상되었다.

 

2015년 11월, AMD 내부 소식통에 따르면 Zen 마이크로프로세서는 테스트에서 "모든 기대를 충족"하며 "중대한 병목 현상 없이" 진행되고 있다고 보고되었다.

 

2015년 12월, 삼성전자가 AMD의 14nm FinFET 프로세서를 제조할 파운드리로 계약되었다는 루머가 돌았다. 이 루머는 2016년 7월 AMD의 발표에서 명확히 해소되었으며, AMD는 삼성의 14nm FinFET 공정을 통해 제품을 성공적으로 생산했다고 밝혔다. AMD는 "필요한 경우" 삼성의 공정을 사용할 것이라고 언급하며, 여러 파운드리를 활용함으로써 AMD가 한 파운드리에 의존하는 리스크를 줄일 수 있다고 설명했다.

 

2019년 12월, AMD는 Zen+ 아키텍처를 기반으로 한 첫 번째 세대 Ryzen 제품들을 출시하기 시작했다.

---

 

Zen is the first version of AMD's Zen family of computer processor microarchitectures. It was first used in the Ryzen series CPUs launched in February 2017. The first Zen-based system was demonstrated at the 2016 E3, and the architecture was formally revealed in an event shortly before the Intel Developer Forum later that year. The first Zen-based CPU, "Summit Ridge," was released to the market in early March 2017, followed by the Zen-based Epyc server processors in June 2017, and Zen-based APUs in November 2017.

 

Zen is a completely redesigned architecture compared to AMD's previous Bulldozer architecture. Zen-based processors use a 14nm FinFET process, offering improved energy efficiency and a significant increase in instructions per cycle. It also introduces SMT (Simultaneous Multi-Threading), allowing each core to handle two threads simultaneously. The cache system has been reworked, with the L1 cache switching from write-through to write-back, providing lower latency and higher bandwidth. Zen processors use three different sockets: the AM4 socket for desktop Ryzen chips, which support DDR4 memory; the TR4 socket for high-end desktop Threadripper chips, which support quad-channel DDR4 memory and offer 64 PCIe 3.0 lanes; and the SP3 socket for Epyc server processors, which support 128 PCIe 3.0 lanes and octa-channel DDR4 memory.

 

Zen is based on a system-on-chip (SoC) design, where the memory controller, PCIe, SATA, and USB controllers are integrated on the same die as the processor cores. This offers advantages in terms of bandwidth and power efficiency but also increases the complexity and die area. This SoC design allows the Zen microarchitecture to scale from laptops and small-form-factor mini PCs to high-end desktops and servers.

 

By 2020, AMD had shipped over 260 million Zen cores.

 

According to AMD, the main focus of Zen architecture is to increase performance per core. New or improved features in Zen include:

• L1 Cache Change: The L1 cache has switched from a write-through to a write-back model, providing lower latency and higher bandwidth.
• SMT (Simultaneous Multi-Threading): Replacing the CMT (Clustered Multi-Threading) design used in the Bulldozer architecture, SMT allows each core to handle two threads simultaneously. This feature was also available in processors from IBM, Intel, and Oracle.
• Core Complex (CCX): The core complex, the fundamental building block of a Zen-based CPU, consists of four cores and their associated caches. Processors with more than four cores use multiple CCXs, which are connected via the Infinity Fabric. If the core count isn't a multiple of four, some cores may be disabled.
• ALU, AGU, FPU: Each core includes four ALUs (Arithmetic Logic Units), two AGUs (Address Generation Units), and two FPUs (Floating Point Units).
• Large Micro-Op Cache: A new large micro-operation cache.
• Micro-Op Processing: Each SMT core can process up to six micro-operations per cycle (six integer operations, four floating-point operations).
• Bandwidth Improvements: L1 and L2 cache bandwidth is nearly doubled, and L3 cache bandwidth has increased fivefold.
• Clock Gating: Clock gating technology is used to reduce power consumption.
• Larger Queues: The sizes of the retire, load, and store queues have been increased.
• Improved Branch Prediction: An improved branch prediction system using a hashed perceptron system and indirect target arrays, which AMD engineer Mike Clark likened to neural networks.
• Separated Branch Predictors: Branch predictors are separated at the fetch stage to operate independently.
• Dedicated Stack Engine: A dedicated engine to modify the stack pointer, similar to Intel’s Haswell and Broadwell processors.
• Data Movement Elimination: Reduces physical data movement to lower power consumption.
• Skylake Compatibility: Provides binary compatibility with Intel's Skylake processors (except for VT-x and private MSR).
• RDSEED Support: Supports RDSEED, a high-performance hardware random number generator instruction set introduced with Intel’s Broadwell.
• Security Instructions: Supports various security-related instructions, such as SMAP, SMEP, XSAVEC/XSAVES/XRSTORS, and CLFLUSHOPT.
• ADX and SHA Support: Supports ADX (Advanced Digital Extensions) and SHA (Secure Hash Algorithm) instructions.
• CLZERO Instruction: A CLZERO instruction to clear cache lines, useful for handling ECC-related machine check exceptions.
• PTE (Page Table Entry) Integration: Combines 4KB page tables into 32KB page sizes for efficiency.
• "Pure Power": Provides more accurate power monitoring sensors.
• RAPL Support: Supports Intel-style average power limit (RAPL) measurement features.
• Smart Prefetch: Optimized prefetch algorithms to improve performance.
• Precision Boost: A dynamic performance enhancement technology that ensures the CPU operates at its best performance.
• XFR (Extended Frequency Range): A feature that allows automatic overclocking beyond the advertised turbo frequency.

Design Background of Zen Architecture

Zen architecture is manufactured using a 14nm FinFET process by GlobalFoundries, which is licensed from Samsung Electronics. This process offers better efficiency compared to the previous 32nm and 28nm processes used in AMD’s FX CPUs and APUs. The Summit Ridge Zen series uses the AM4 socket, supports DDR4 memory, and features a 95W TDP (Thermal Design Power). In new roadmaps, the TDP for desktop products is not clearly defined, but low-power mobile products with two cores are expected to range from 5W to 15W, and performance-oriented mobile products with four cores are expected to range from 15W to 35W.

Architecture of Each Core

Each Zen core decodes four instructions per clock cycle, and it has two schedulers that handle integer and floating-point operations. Each core includes two address generation units, four integer arithmetic units, and four floating-point units. Of the four floating-point units, two are adders and the remaining two are multiply-add units. However, when a multiply-add operation is used, one of the adder units cannot simultaneously handle an addition.

 

The L1 cache is 64KB for instructions and 32KB for data per core, while the L2 cache is 512KB per core, and the L3 cache ranges from 1MB to 2MB. The L3 cache provides five times the bandwidth compared to previous AMD designs.

Development of Zen

In August 2012, AMD re-hired Jim Keller, and Zen microarchitecture plans began shortly thereafter. Zen was officially revealed in 2015.

 

The team leading the development of Zen included Keller (who left in September 2015 after a three-year tenure) and Zen team leader Suzanne Plummer, with Michael Clark, AMD’s senior fellow, serving as the chief architect of Zen.

 

Zen was initially planned to launch alongside ARM64-based K12 cores in 2017, but AMD’s 2015 Financial Analyst Day revealed that the K12 launch would be delayed in favor of prioritizing Zen development. As a result, Zen was accelerated to market, with the first Zen-based processors expected to launch by October 2016.

 

In December 2015, rumors circulated that Samsung Electronics would be contracted to manufacture AMD’s 14nm FinFET processors, which was confirmed in July 2016. AMD stated that it had successfully produced products through Samsung’s 14nm FinFET process and would use multiple foundries to reduce the risk of dependency on a single partner.

In December 2019, AMD began launching the first Ryzen products based on the Zen+ architecture.

---

Zenは、AMDのZenファミリーのコンピュータプロセッサマイクロアーキテクチャの最初のバージョンです。このアーキテクチャは、2017年2月に発売されたRyzenシリーズCPUで初めて使用されました。Zenベースの最初のシステムは2016年のE3でデモンストレーションされ、その年のIntel Developer Forumが開催される直前に、このアーキテクチャに関する詳細が正式に発表されました。Zenベースの最初のCPU「Summit Ridge」は2017年3月に市場に登場し、ZenベースのEpycサーバープロセッサは2017年6月に発売され、ZenベースのAPUは2017年11月に登場しました。

 

Zenは、AMDの以前のBulldozerアーキテクチャとは完全に異なる、新しく設計されたアーキテクチャです。Zenベースのプロセッサは、14nm FinFETプロセスを使用しており、エネルギー効率が向上し、サイクルあたりの命令実行数が大幅に増加しています。また、SMT（Simultaneous Multi-Threading）を導入しており、各コアが2つのスレッドを同時に処理できます。キャッシュシステムも再設計され、L1キャッシュは書き込みスルーから書き込みバックに変更されました。Zenプロセッサは、3種類のソケットを使用しています。デスクトップ向けのRyzenチップはAM4ソケットを使用し、DDR4メモリをサポートします。高性能デスクトップ向けのZenベースのThreadripperチップは、クアッドチャネルDDR4メモリをサポートし、64本のPCIe 3.0レーンを提供し、TR4ソケットを使用します。また、Epycサーバープロセッサは、128本のPCIe 3.0レーンとオクタチャネルDDR4メモリをサポートし、SP3ソケットを使用します。

 

Zenは、システムオンチップ（SoC）設計に基づいており、メモリコントローラ、PCIe、SATA、USBコントローラがプロセッサコアと同じダイに統合されています。これにより、帯域幅と電力効率に関してメリットがありますが、チップの複雑さとダイ面積が増加するというデメリットもあります。このSoC設計により、Zenマイクロアーキテクチャは、ノートPCや小型フォームファクタのミニPCから、高性能デスクトップやサーバーまで幅広い製品群に拡張可能です。

 

2020年までに、AMDは2億6千万個のZenコアを出荷したと報告されています。

 

AMDによると、Zenアーキテクチャの主な焦点は、コアあたりの性能向上にあります。Zenの新しいまたは改善された機能は以下の通りです：

• L1キャッシュの変更：L1キャッシュは書き込みスルーから書き込みバックに変更され、低遅延と高帯域幅が提供されます。
• SMT（同時マルチスレッド）：Bulldozerアーキテクチャで使用されていたCMT（クラスター型マルチスレッド）設計に代わって、各コアが2つのスレッドを処理できるSMTアーキテクチャが導入されました。これは、IBM、Intel、Oracleなどのプロセッサで提供されていた機能です。
• コアコンプレックス（CCX）：ZenベースのCPUの基本構成要素であるコアコンプレックスは、4つのコアとそれに関連するキャッシュで構成されています。4コア以上のプロセッサは、Infinity Fabricを介して複数のCCXを接続します。コア数が4の倍数でない場合、一部のコアは無効化されます。
• ALU、AGU、FPU：各コアは4つのALU（算術論理ユニット）、2つのAGU（アドレス生成ユニット）、2つのFPU（浮動小数点演算ユニット）を備えています。
• 大型マイクロオペレーションキャッシュ：新たに導入された大型マイクロオペレーションキャッシュ。
• マイクロオペレーション処理：各SMTコアは、サイクルあたり最大6つのマイクロオペレーションを処理できます（整数演算6つ、浮動小数点演算4つ）。
• 帯域幅の改善：L1およびL2キャッシュの帯域幅はほぼ2倍に増加し、L3キャッシュの帯域幅は5倍に増加しました。
• クロックゲーティング：クロックゲーティング技術が適用され、消費電力が削減されます。
• 大きなキュー：リタイヤ、ロード、ストアのキューのサイズが増加しました。
• 分岐予測の改善：ハッシュされたパーセプトロンシステムと間接ターゲット配列を使用した改善された分岐予測システム。AMDのエンジニアであるマイク・クラークは、これを神経ネットワークに例えています。
• 分岐予測器の分離：分岐予測器がフェッチ段階で分離され、独立して動作します。
• 専用スタックエンジン：スタックポインタを修正するための専用エンジンで、IntelのHaswellおよびBroadwellプロセッサで提供されていた機能に類似しています。
• データ移動の削減：物理的なデータ移動を減らし、消費電力を削減します。
• Skylake互換性：Intel Skylakeとのバイナリ互換性を提供します（ただし、VT-xとプライベートMSRは除外）。
• RDSEEDサポート：Broadwellで導入された高性能ハードウェア乱数生成命令セットRDSEEDをサポートします。
• セキュリティ命令：SMAP、SMEP、XSAVEC/XSAVES/XRSTORS、CLFLUSHOPTなど、さまざまなセキュリティ関連命令をサポートします。
• ADXおよびSHAサポート：ADX（Advanced Digital Extensions）およびSHA（Secure Hash Algorithm）命令をサポートします。
• CLZERO命令：キャッシュラインを消去するCLZERO命令を提供し、ECC関連のマシンチェック例外を処理するのに役立ちます。
• PTE（ページテーブル項目）統合：4KBのページテーブルを32KBのページサイズに統合し、効率を高めます。
• 「Pure Power」：より正確な電力監視センサーを提供します。
• RAPLサポート：Intelスタイルの平均電力制限（RAPL）測定機能をサポートします。
• スマートプリフェッチ：効率的なプリフェッチアルゴリズムで性能を最適化します。
• 精密ブースト：動的性能向上技術で、CPUが最適なパフォーマンスを発揮できるようにします。
• XFR（拡張周波数範囲）：広告されたターボ周波数を超える自動オーバークロック機能を提供します。

Zenアーキテクチャの設計背景

Zenアーキテクチャは、GlobalFoundriesの14nm FinFETプロセスで製造され、これはSamsung Electronicsからライセンスを受けたプロセスです。このプロセスは、以前のAMDのFX CPUおよびAPUで使用されていた32nmおよび28nmプロセスよりも高い効率を提供します。Summit Ridge ZenシリーズはAM4ソケットを使用し、DDR4メモリをサポートし、95WのTDP（熱設計電力）を特徴としています。新しいロードマップでは、デスクトップ製品のTDPは明確にされていませんが、2コアの低電力モバイル製品は5W〜15W、4コアの高性能モバイル製品は15W〜35Wとなっています。

各コアのアーキテクチャ

各Zenコアは1クロックサイクルで最大4つの命令をデコードし、整数演算と浮動小数点演算を処理する2つのスケジューラを備えています。各コアには、2つのアドレス生成ユニット、4つの整数算術ユニット、4つの浮動小数点演算ユニットが組み込まれています。浮動小数点演算ユニットのうち、2つは加算器で、残りの2つは積和演算ユニットです。ただし、積和演算が使用される場合、加算器ユニットの1つは加算を同時に処理できません。

 

L1キャッシュは、各コアに対して64KBの命令キャッシュと32KBのデータキャッシュを備え、L2キャッシュは各コアに対して512KB、L3キャッシュは1MBから2MBの範囲で提供されます。L3キャッシュは、以前のAMD設計に比べて5倍の帯域幅を提供します。

Zenの開発

2012年8月、AMDはJim Kellerを再度雇い、その後Zenマイクロアーキテクチャの計画が始まりました。Zenは2015年に正式に発表されました。

 

Zenの開発を指導したチームには、Keller（2015年9月に退職）と、ZenチームのリーダーであるSuzanne Plummer、そしてZenの主任アーキテクトであるMichael Clarkが含まれていました。

 

Zenは、2017年にARM64ベースのK12コアとともに発売される予定でしたが、AMDの2015年の財務分析日では、K12の発売が遅れることが発表され、Zenの開発が優先されることになりました。このため、Zenの市場投入は加速され、2016年10月には初めてZenベースのプロセッサが登場する予定となりました。

 

2015年12月には、Samsung ElectronicsがAMDの14nm FinFETプロセッサの製造を担当するという噂が流れ、2016年7月にこれが確認されました。AMDは、Samsungの14nm FinFETプロセスを使用して製造したことを発表し、リスクを減らすために複数のファウンドリを使用する予定であることを明言しました。

 

2019年12月、AMDはZen+アーキテクチャを基盤とした最初のRyzen製品を発売し始めました。