금속-산화물-반도체 전계 효과 트랜지스터 [MOSFET / 1925 ~ ]

금속-산화물-반도체 전계 효과 트랜지스터(MOSFET, MOS-FET, MOS 트랜지스터)는 전계 효과 트랜지스터(FET)의 일종으로, 주로 실리콘의 제어된 산화 과정을 통해 제작된다. 이 트랜지스터는 절연된 게이트를 가지고 있으며, 이 게이트의 전압이 장치의 전도성을 결정한다. 적용된 전압에 따라 전도성을 변화시킬 수 있는 이 특성은 전자 신호를 증폭하거나 스위칭하는 데 사용될 수 있다. 금속-절연체-반도체 전계 효과 트랜지스터(MISFET)라는 용어는 거의 MOSFET과 동의어로 사용되며, 절연 게이트 전계 효과 트랜지스터(IGFET)도 비슷한 의미를 가진다.

 

MOSFET의 주요 장점은 입력 전류가 거의 필요 없다는 것이다. 이는 바이폴라 접합 트랜지스터(BJT)와 비교할 때 장치의 부하 전류를 제어하는 데 필요한 전류가 거의 없다는 뜻이다. 강화형 MOSFET에서는 게이트 단자에 전압을 적용하면 장치의 전도성이 증가한다. 반면, 감쇠형 MOSFET에서는 게이트에 전압을 적용하면 전도성이 감소한다.

 

"MOSFET"에서 "금속"이라는 이름은 종종 잘못된 명칭일 수 있다. 왜냐하면 게이트 재료가 다결정 실리콘(폴리실리콘)일 수 있기 때문이다. 마찬가지로 "산화물"이라는 이름도 잘못된 명칭일 수 있으며, 다른 절연체들이 적용되어 더 작은 전압으로 강한 채널을 형성할 수 있다.

 

MOSFET는 디지털 회로에서 가장 일반적인 트랜지스터로, 메모리 칩이나 마이크로프로세서에 수십억 개가 포함될 수 있다. MOSFET는 p형 또는 n형 반도체로 제작할 수 있기 때문에, 상보적인 MOS 트랜지스터 쌍을 사용하여 매우 낮은 전력 소비로 스위칭 회로를 만들 수 있다. 이는 CMOS 논리 형태로 구현된다.

 

nMOSFET의 단면에서, 게이트 전압 VGS가 전도성 채널을 만들기 위한 임계값보다 낮을 때, 배수와 소스 단자 사이에 거의 전도되지 않으며 스위치가 꺼져 있다. 게이트 전압이 더 양의 값을 가지면 전자를 끌어당겨 산화물 아래의 기판에서 n형 전도성 채널을 형성하게 되고, 이로 인해 n형으로 도핑된 단자들 간에 전자가 흐르게 되어 스위치가 켜진다.

 

역사 전계 효과 트랜지스터의 기본 원리는 1925년에 Julius Edgar Lilienfeld가 특허를 받았다. 1934년, 발명가 Oskar Heil은 유럽에서 비슷한 장치를 독립적으로 특허냈다.

 

1940년대에 Bell Labs의 과학자들인 William Shockley, John Bardeen, Walter Houser Brattain은 전계 효과 장치를 만들려고 시도했지만, 표면 상태(surface states) 문제로 인해 예상된 효과가 나타나지 않았다. 표면에서 전자를 고정시키는 트랩들이 있었기 때문에 표면 패시베이션이 이루어지지 않았고, 그들은 BJT와 사이리스터 트랜지스터만을 제작할 수 있었다.

1955년, Carl Frosch와 Lincoln Derick은 실리콘 웨이퍼 위에 실리콘 이산화물(SiO2) 층을 우연히 성장시키면서 표면 패시베이션 효과를 관찰했다. 1957년, Frosch와 Derick은 마스킹과 사전 증착 기법을 사용하여 실리콘 이산화물 전계 효과 트랜지스터를 제조할 수 있었다. 이는 드레인과 소스가 같은 표면에 인접해 있는 첫 번째 평면형 트랜지스터였다. 이들은 실리콘 이산화물이 실리콘 웨이퍼를 보호하고 도펀트가 웨이퍼로 확산되는 것을 방지한다고 보여주었다. Bell Labs에서는 Frosch와 Derick의 기법과 트랜지스터의 중요성을 즉시 인식했으며, 그들의 연구 결과는 Bell Labs 내에서 BTL 메모 형태로 회람되었고 1957년에 발표되었다. Shockley Semiconductor에서도 Shockley는 1956년 12월에 그들의 기사를 미리 배포하여 Jean Hoerni가 나중에 Fairchild Semiconductor에서 평면 공정을 발명하게 했다.

 

그 후 J.R. Ligenza와 W.G. Spitzer는 열적으로 성장한 산화물의 메커니즘을 연구하고 고품질 Si/SiO2 스택을 제작하여 1960년에 그들의 결과를 발표했다. 이 연구를 바탕으로 Mohamed Atalla와 Dawon Kahng는 1959년에 실리콘 MOS 트랜지스터를 제안하고 1960년에 Bell Labs 팀과 함께 작동하는 MOS 장치를 성공적으로 시연했다. 이 팀에는 E.E. LaBate와 E.I. Povilonis가 장치를 제작하고, M.O. Thurston, L.A. D’Asaro, J.R. Ligenza가 확산 공정을 개발했으며, H.K. Gummel과 R. Lindner가 장치를 특성화했다. 이는 Lilienfeld로부터 시작된 수십 년 간의 전계 효과 연구의 결과였다.

 

첫 번째 MOS 트랜지스터는 당시의 바이폴라 트랜지스터보다 약 100배 느렸고 처음에는 열등한 것으로 여겨졌지만, Kahng는 이 장치의 몇 가지 장점, 특히 제조 용이성과 집적 회로에서의 적용 가능성을 지적했다.

 

구성 MOSFET의 반도체로는 보통 실리콘이 사용된다. 일부 칩 제조업체들, 특히 IBM과 Intel은 MOSFET 채널에 실리콘과 게르마늄(SiGe) 합금을 사용한다. 실리콘보다 전기적 특성이 우수한 갈륨비소와 같은 다른 반도체는 좋은 반도체-절연체 인터페이스를 형성하지 않기 때문에 MOSFET에 적합하지 않다. 다른 반도체 재료에 대해 전기적 특성이 우수한 절연체를 만드는 연구는 계속되고 있다.

 

게이트 전류 누수로 인한 전력 소비 증가를 해결하기 위해 고-κ 유전체를 실리콘 이산화물 대신 게이트 절연체로 사용하며, 폴리실리콘은 금속 게이트로 대체된다. 일부 회사들은 45나노미터 노드에서 고-κ 유전체와 금속 게이트 조합을 사용한다.

 

전압이 게이트와 소스 간에 인가되면 생성된 전기장이 산화물을 통과해 반도체-절연체 인터페이스에서 반전층 또는 채널을 형성하게 된다. 반전층은 소스와 드레인 단자 간에 전류가 흐를 수 있는 경로를 제공한다. 게이트와 본체 사이의 전압을 변경하면 이 반전층의 전도성이 조절되어 드레인과 소스 간의 전류 흐름을 제어하게 된다. 이를 강화 모드라 한다.

 

운영 전통적인 금속-산화물-반도체(MOS) 구조는 실리콘 기판 위에 실리콘 이산화물(SiO2) 층을 성장시키고 그 위에 금속 또는 다결정 실리콘 층을 증착함으로써 얻어진다. 실리콘 이산화물은 유전체 재료이기 때문에 이 구조는 평면 커패시터와 같으며, 하나의 전극이 반도체로 대체된다.

 

MOS 구조에 전압이 인가되면 반도체 내의 전하 분포가 변화한다. p형 반도체를 고려하면, 게이트에서 본체로 가는 양의 전압 VG가 인가되면, 게이트-절연체/반도체 인터페이스에서 양전하를 가진 홀들이 밀려나면서 결핍층이 형성된다. VG가 충분히 높으면, 반전층에 음전하를 가진 전하 운반자가 고농도로 형성된다.

 

통상적으로 반전층에서 전자의 체적 밀도가 본체에서 홀의 체적 밀도와 같아지는 게이트 전압을 임계 전압이라 한다. 트랜지스터의 게이트와 소스 간 전압(VG)이 임계 전압(Vth)을 초과하면 이 차이를 오버드라이브 전압이라 한다.

 

이 p형 본체를 사용하는 구조는 n형 MOSFET의 기초가 되며, n형 소스와 드레인 영역을 추가해야 한다.

 

 

MOS 캐패시터 구조는 MOSFET의 핵심이다. p형 실리콘 기판을 사용하는 MOS 캐패시터를 고려해보자. 게이트에 양의 전압이 가해지면, p형 기판의 표면에 있는 홀들이 전압에 의해 발생하는 전기장에 의해 밀려난다. 처음에는 홀들이 단순히 밀려나고 표면에 남는 것은 이동 불가능한(음전하를 가진) 원자들이며, 이는 고갈 영역을 만든다. 홀은 실제로 밀려나지 않으며, 비존재적인 존재이기 때문에 전자가 양의 전기장에 의해 끌려가서 이 홀들을 채운다. 그 결과 전자가 원자에 고정되어 이동할 수 없게 되며 고갈 영역이 형성된다.

 

게이트 전압이 증가함에 따라, 전기장이 더 커지면 기판의 표면이 p형에서 n형으로 변환되는 지점이 온다. 이는 전자들이 벌크 영역에서 끌려와 전도대가 에너지적으로 낮아지면서 표면에서 n형으로 변환되는 현상으로, 이를 반전이라고 한다. 반전이 발생하는 임계 전압은 MOSFET에서 가장 중요한 매개변수 중 하나이다.

 

p형 MOSFET의 경우, 벌크 반전은 표면에서 고유 에너지 준위가 표면의 페르미 준위보다 낮아질 때 발생한다. 이는 밴드 다이어그램에서 볼 수 있다. 페르미 준위는 다루고 있는 반도체의 유형을 정의한다. 페르미 준위가 고유 준위와 같으면 반도체는 본질적인 성질을 가지며, 페르미 준위가 전도대(또는 가전자대) 쪽으로 가까우면 반도체는 n형(또는 p형)이다.

 

주어진 예시에서 게이트 전압이 양의 방향으로 증가하면 고유 에너지 준위 밴드가 구부러지며 가전자대 쪽으로 내려간다. 페르미 준위가 가전자대에 가까운 p형 반도체에서 고유 준위가 페르미 준위와 교차하는 지점이 있다. 이때 전압이 임계 전압에 도달하면 고유 준위가 페르미 준위를 넘어서게 되며, 이를 반전이라고 한다. 이 지점에서 반도체 표면은 p형에서 n형으로 변환된다.

 

페르미 준위가 고유 준위 위에 있을 경우 반도체는 n형이며, 반전이 발생하면 고유 준위가 페르미 준위와 교차하게 되며, 이때 반도체 표면의 성질이 바뀐다. 이는 페르미 준위와 고유 에너지 준위의 상대적 위치에 의해 결정된다.

 

구조 및 채널 형성

nMOS MOSFET의 채널 형성은 밴드 다이어그램으로 설명될 수 있다: 상단 패널은 게이트 전압이 적용되어 밴드를 구부리고 홀들이 표면에서 제거되는 과정을 보여준다(왼쪽). 전압에 의해 구부러진 밴드는 음전하를 가진 수용체 이온에 의해 균형을 이루게 된다(오른쪽). 하단 패널에서는 더 큰 전압이 홀을 더 많이 제거하지만 전도대가 낮은 에너지로 내려가 전도 채널을 형성하게 된다.

 

MOSFET의 C-V 프로파일은 다른 산화막 두께를 가진 벌크 MOSFET에서 나타난다. 곡선의 왼쪽 부분은 축적을, 중간의 골짜기는 고갈을, 오른쪽은 반전을 나타낸다.

 

MOSFET은 게이트 전극과 기판 사이의 MOS 캐패시턴스에 의해 전하 농도가 조절되는 구조를 가지고 있다. 게이트 전극은 기판과 절연된 산화물 층으로 구분되어 있다. 산화물이 아닌 다른 절연체가 사용될 경우, 이는 금속-절연체-반도체 FET(MISFET)로 불린다. MOSFET은 MOS 캐패시터에 두 개의 추가적인 단자(소스와 드레인)를 갖는다. 이 단자들은 각각 고농도의 도핑된 영역으로 연결되며, 기판 영역을 분리한다. 소스와 드레인 지역은 p형이나 n형일 수 있으며, 기판과는 다른 유형이어야 한다. 소스와 드레인은 고농도로 도핑되며, 이는 "+" 기호로 표시된다.

 

MOSFET이 n채널(nMOS)일 경우, 소스와 드레인은 n+ 지역이고, 기판은 p형이다. p채널(pMOS)일 경우, 소스와 드레인은 p+ 지역이고, 기판은 n형이다. 소스는 채널을 통해 흐르는 전하 캐리어(전자 또는 홀)의 출발 지점으로, 드레인은 전하 캐리어가 채널을 빠져나가는 지점이다.

 

반도체에서의 에너지 밴드의 점유율은 페르미 준위와 반도체 에너지 밴드 가장자리의 상대적 위치에 의해 결정된다. 충분한 게이트 전압이 가해지면, 가전자대 에지와 페르미 준위가 멀어지고, 기판에서 홀들이 게이트에서 밀려나게 된다. 큰 게이트 전압이 적용되면, 표면 근처에서 전도대 에지가 페르미 준위에 가까워지며 전도층 또는 n채널이 형성된다. 이는 p형 기판과 산화물 층 사이의 인터페이스에서 발생하며, 전류는 소스와 드레인 사이를 흐르게 된다. 게이트 전압이 증가하면, 반전층의 전자 밀도가 증가하고 따라서 소스와 드레인 사이의 전류가 증가한다. 임계 전압 이하에서는 채널이 약하게 채워지고, 소스와 드레인 사이에 매우 작은 서브쓰레시홀드 누설 전류만 흐른다.

 

게이트-소스 전압이 음으로 적용되면(소스-게이트 전압이 양으로 적용됨), n형 기판에서 p채널이 형성된다. 이는 n채널의 경우와 유사하지만 전하와 전압이 반대된다. 게이트-소스 전압이 임계 전압보다 더 음성으로 적용될 경우(즉, p채널의 경우), 채널은 사라지고 소스와 드레인 사이에 매우 작은 서브쓰레시홀드 전류만 흐른다. 이 장치는 buried oxide가 얇은 반도체 층 아래에 형성된 실리콘 온 절연체 장치(SOI)일 수 있다. 채널 지역이 게이트 절연체와 buried oxide 지역 사이에 매우 얇다면, 채널은 초박형 채널 지역이라고 불리며, 소스와 드레인 지역은 얇은 반도체 층 위나 그 안에 형성된다. 다른 반도체 물질을 사용할 수도 있다.

 

바디 효과

바디 효과를 보여주는 밴드 다이어그램에서는 VSB가 전자와 홀의 페르미 수준을 분리시켜 nMOS MOSFET에서 전도대에 전자를 채우기 위한 더 큰 VGB를 요구한다. 반도체에서 에너지 밴드의 점유는 페르미 수준이 반도체 에너지 밴드의 끝에 상대적으로 위치하는 것에 의해 설정된다. 소스-서브스트레이트 역바이어스가 소스-바디 pn 접합에 적용되면 전자와 홀의 페르미 수준 사이에 분리가 발생하여 채널의 페르미 수준이 밴드 끝에서 멀어지고 채널의 점유율이 낮아진다. 이 효과는 채널을 형성하기 위해 필요한 게이트 전압을 증가시키므로 바디 효과로 불린다.

nMOS 예제를 사용하면, 게이트-바디 바이어스 VGB가 전도대 에너지 수준을 결정하는 반면, 소스-바디 바이어스 VSB는 전자의 페르미 수준을 인터페이스 근처로 위치시켜 이 수준의 점유율을 결정하며, 따라서 반전층이나 채널의 강도를 결정한다.

채널에 대한 바디 효과는 임계 전압을 수정하여 설명할 수 있으며, 다음과 같은 식으로 근사된다:

 

VTB=VT0+γ(VSB+2φB−2φB)V_{\text{TB}} = V_{T0} + \gamma \left( \sqrt{V_{\text{SB}} + 2\varphi_B} - \sqrt{2\varphi_B} \right)VTB​=VT0​+γ(VSB​+2φB​​−2φB​​)

 

여기서 VTB는 서브스트레이트 바이어스가 적용된 후의 임계 전압이고, VT0는 VSB가 0일 때의 임계 전압, γ는 바디 효과 파라미터이며, 2φB는 VSB = 0일 때 표면과 벌크 사이의 약 2φB의 전위 차이다. 이 식에서 VSB > 0일 때 역방향 바이어스가 임계 전압 VTB를 증가시키고, 따라서 채널을 형성하기 전에 더 큰 게이트 전압이 필요하다.

바디는 두 번째 게이트처럼 동작할 수 있으며, 이를 "백 게이트"라고도 한다. 바디 효과는 때때로 "백 게이트 효과"라고 불린다.

 

회로 기호

MOSFET에는 다양한 기호가 사용된다. 기본 설계는 일반적으로 채널에 선을 그려놓고, 소스와 드레인은 직각으로 채널을 벗어나며 다시 채널과 같은 방향으로 직각으로 구부러진다. 때로는 증강 모드에는 세 개의 선 세그먼트가 사용되고, 축소 모드에는 실선이 사용된다(증강 모드와 축소 모드 참조). 다른 선은 게이트를 나타내며, 채널과 평행하게 그려진다.

 

벌크 또는 바디 연결이 표시된 경우, 일반적으로 소스와 연결된 뒤 화살표로 pMOS 또는 nMOS를 나타낸다. 화살표는 항상 P에서 N으로 향하므로, NMOS(회로에서 P-웰이나 P-서브스트레이트에 있는 N 채널)는 화살표가 채널에서 벌크 쪽으로 향한다. 벌크가 소스에 연결되어 있으면(일반적으로 이 방식으로 디스크리트 장치에서 사용됨) 소스를 벗어나는 전환 선으로 연결된다. 벌크가 표시되지 않는 경우(대부분 IC 설계에서 벌크가 공용으로 사용되므로 표시되지 않음), 때때로 PMOS를 나타내기 위해 반전 기호가 사용되며, 대체로 소스에 화살표를 추가하여 같은 방식으로 표시된다(nMOS는 밖으로, pMOS는 안으로).

 

증강 모드와 축소 모드 MOSFET 기호 비교, JFET 기호. 기호의 방향(가장 중요한 것은 소스와 드레인 사이의 상대적인 위치)은 더 긍정적인 전압이 페이지 상에서 더 높은 곳에 나타나게 하여 일반적으로 전류가 "페이지 아래로 흐르도록" 표시된다.

MOSFET 증강 모드 기호는 소스 터미널을 삼각형에 연결된 선으로 표시하며, 기호 내에서 더 구체적으로 소스와 드레인 구분을 나타내기도 한다. 또한, 벌크 연결을 표시할 때, 보통 소스에 연결된 상태로 나타내며, 이는 일반적인 구성이지만 반드시 유일한 구성이 아니다. MOSFET는 네 단자 장치이며, 통합 회로에서 많은 MOSFET들이 공용 벌크를 공유하는 경우가 많다.

응용

 

디지털 통합 회로, 예를 들어 마이크로프로세서와 메모리 장치에는 각 장치에 수천에서 수십억 개의 통합된 MOSFET 트랜지스터가 포함되어 있으며, 이들이 기본 스위칭 기능을 제공하여 논리 게이트와 데이터 저장을 구현한다. 디스크리트 장치는 스위치 모드 전원 공급 장치, 가변 주파수 드라이브, 기타 전력 전자 응용에서 널리 사용되며, 각 장치는 수천 와트의 스위칭을 처리할 수 있다. 무선 주파수 증폭기들은 UHF 대역까지 MOSFET 트랜지스터를 사용하여 아날로그 신호 및 전력 증폭기를 구현한다. 또한, 무선 시스템에서는 MOSFET를 오실레이터나 믹서로 사용하여 주파수를 변환하기도 한다. MOSFET 장치는 공공 주소 시스템, 사운드 강화 및 가정용 자동차 사운드 시스템의 오디오 주파수 전력 증폭기에도 사용된다.

 

MOS 통합 회로

청정실 기술 개발로 오염을 최소화하고 포토리소그래피와 평면 공정이 발전함에 따라 Si-SiO2 시스템은 낮은 생산 비용과 통합의 용이성이라는 기술적 장점을 제공하게 되었다. 이 두 가지 요인 덕분에 MOSFET는 가장 널리 사용되는 트랜지스터 종류가 되었다. General Microelectronics는 1964년에 첫 상용 MOS 통합 회로를 소개하였다. 또한, 두 개의 상보적인 MOSFET(P채널과 N채널)을 하나의 고/저 스위치로 결합하는 CMOS 방식 덕분에 디지털 회로는 실제로 스위치될 때만 전력을 소모하며 매우 적은 전력을 소비한다.

 

1970년대 초반부터 등장한 최초의 마이크로프로세서는 모두 MOS 마이크로프로세서였으며, 즉 PMOS 논리로만 제작되었거나 NMOS 논리로만 제작되었다. 1970년대에는 MOS 마이크로프로세서가 CMOS 마이크로프로세서 및 바이폴라 비트 슬라이스 프로세서와 종종 비교되었다.

 

CMOS 회로

MOSFET는 디지털 상보형 금속-산화물 반도체(CMOS) 논리에서 사용되며, 여기서 p채널과 n채널 MOSFET가 빌딩 블록으로 사용된다. 과열은 통합 회로에서 주요한 문제로, 점점 더 작은 칩에 더 많은 트랜지스터가 집적되면서 더욱 중요한 문제가 된다. CMOS 논리는 전압이 전환될 때만 전류가 흐르므로 전력 소비를 줄여준다. 이는 전압이 한 상태에서 다른 상태로 전환될 때, 두 MOSFET가 잠시 동안 모두 전도 상태에 있게 되어 전환 시간 동안 잠깐 전류가 흐르게 된다. 이 배치는 전력 소비와 열 생성이 크게 줄어든다.

 

디지털

마이크로프로세서와 같은 디지털 기술의 발전은 MOSFET 기술을 다른 종류의 실리콘 기반 트랜지스터보다 빠르게 발전시키는 원동력이 되었다. MOSFET가 디지털 스위칭에서 큰 장점이 되는 이유는 게이트와 채널 사이의 산화층이 DC 전류의 흐름을 차단하여 전력 소비를 줄이고 매우 큰 입력 임피던스를 제공하기 때문이다. 게이트와 채널 사이의 절연된 산화층은 하나의 논리 단계에서 나온 MOSFET 출력을 다른 단계로 쉽게 전달할 수 있게 해준다. 바이폴라 트랜지스터 기반의 논리(TTL)에서는 이런 높은 팬아웃 용량을 가지지 않는다.

 

MOSFET 아날로그 스위치는 켜졌을 때 아날로그 신호를 전달하고, 꺼졌을 때 고임피던스 상태로 전환된다. 이 스위치에서 신호는 양방향으로 흐를 수 있다. 이 응용에서는 MOSFET의 드레인과 소스가 상대 전압에 따라 교환된다. N형 MOS에서는 소스가 더 음전압 쪽에 연결되고, P형 MOS에서는 더 양전압 쪽에 연결된다. 이 스위치들은 게이트-소스, 게이트-드레인, 소스-드레인 전압에 의해 제한되며, 전압, 전류 또는 전력 한계를 초과하면 스위치가 손상될 수 있다.

 

단일형 아날로그 스위치는 P형 또는 N형의 간단한 4단자 MOSFET을 사용한다. N형 스위치의 경우, 바디는 가장 음전압 공급원(일반적으로 GND)에 연결되고, 게이트는 스위치 제어용으로 사용된다. 게이트 전압이 소스 전압보다 최소한 임계 전압 이상이면 MOSFET은 전도한다. 전압이 높을수록 MOSFET이 전도할 수 있는 양이 많아진다. N형 MOS 스위치는 Vgate − Vtn보다 작은 모든 전압을 전달한다. 스위치가 전도 상태일 때, 소스와 드레인 전압은 거의 동일하게 유지되므로, 보통 선형(또는 옴) 모드에서 작동한다.

 

P형 MOS의 경우, 바디는 가장 양전압에 연결되고, 게이트는 낮은 전압으로 전환되어 스위치를 켠다. P형 MOS 스위치는 Vgate − Vtp보다 높은 모든 전압을 전달한다(Vtp는 증강 모드 P형 MOS에서 음의 임계 전압이다).

 

이 "보완형" 또는 CMOS 타입의 스위치는 단일형 스위치의 제한을 보완하기 위해 하나의 P형 MOS와 하나의 N형 MOS FET을 사용한다. 이 FET들은 드레인과 소스를 병렬로 연결하고, P형 MOS의 바디는 높은 전압(VDD)에, N형 MOS의 바디는 낮은 전압(GND)에 연결된다. 스위치를 켜려면, P형 MOS의 게이트는 낮은 전위로, N형 MOS의 게이트는 높은 전위로 설정된다. VDD − Vtn과 GND − Vtp 사이의 전압에서는 두 FET가 모두 신호를 전도하고, GND − Vtp보다 작은 전압에서는 N형 MOS만 전도하며, VDD − Vtn보다 큰 전압에서는 P형 MOS만 전도한다.

 

이 스위치의 전압 한계는 두 FET의 게이트-소스, 게이트-드레인 및 소스-드레인 전압 한계에 의해 결정된다. 또한 P형 MOS는 일반적으로 N형 MOS보다 두세 배 더 넓어서, 스위치는 두 방향에서 속도가 균형을 이루도록 설계된다.

 

삼상 회로에서는 CMOS MOSFET 스위치를 출력에 사용하여, 스위치가 켜졌을 때는 낮은 저항의 전체 범위 출력을 제공하고, 꺼졌을 때는 높은 저항의 중간 수준 신호를 제공한다.