Intel Itanium [Intel / June 2001]

 

아이태니엄(Itanium)은 인텔의 64비트 마이크로프로세서 가족으로, 인텔 아이태니엄 아키텍처(이전 명칭: IA-64)를 구현한 제품이다. 이 아키텍처는 휴렛팩커드(HP)에서 시작되어, 나중에 HP와 인텔이 공동으로 개발했다. 2001년 6월에 출시된 이 프로세서는 주로 기업 서버와 고성능 컴퓨팅 시스템을 대상으로 마케팅되었다. 초기 개발 단계에서 엔지니어들은 "우리는 파워PC보다 우수한 성능을 발휘할 수 있다... x86을 죽일 수 있다"고 주장했다. 초기 예측에 따르면 IA-64는 하위 서버 시장으로 확장되어 제온(Xeon)을 대체하고, 궁극적으로 개인 컴퓨터에도 침투하여 모든 범용 애플리케이션에서 RISC와 CISC 아키텍처를 대체할 것이라고 했다.

그러나 2001년에 출시된 아이태니엄의 성능은 기존의 RISC 및 CISC 프로세서에 비해 실망스러웠다. 기존 x86 애플리케이션과 운영 체제를 실행하기 위한 에뮬레이션은 특히 좋지 않았다. 아이태니엄 기반 시스템은 HP와 그 후계자인 휴렛팩커드 엔터프라이즈(HPE)의 인티그리티 서버 라인에서 생산되었으며, 여러 다른 제조업체에서도 생산되었다. 2008년에는 아이태니엄이 엔터프라이즈급 시스템에서 네 번째로 많이 배포된 마이크로프로세서 아키텍처로, x86-64, 파워 ISA, SPARC에 이어 뒤따랐다.

2017년 2월, 인텔은 마지막 세대인 키트슨(Kittson)을 테스트 고객에게 출시했으며, 5월부터 대량으로 출하하기 시작했다. 이는 HPE의 미션 크리티컬 서버에서만 사용되었다.

2019년 인텔은 아이태니엄의 신규 주문을 2020년 1월 30일까지 접수하고, 출하를 2021년 7월 29일까지 중단하겠다고 발표했다. 이는 예정대로 진행되었다.

아이태니엄은 기업 서버와 고성능 컴퓨팅 시스템 외에는 잘 팔리지 않았으며, 결국 경쟁자인 AMD의 x86-64(AMD64라고도 함) 아키텍처에 의해 대체되었다. x86-64는 32비트 x86 아키텍처에 호환되는 확장이며, 인텔의 제온 라인과 AMD의 옵테론 라인 등에서 구현되었다. 2009년까지 대부분의 서버는 x86-64 프로세서로 출하되었고, 이들은 초기에는 아이태니엄의 목표가 아니었던 저비용 데스크톱 및 노트북 시장을 지배하게 되었다. Techspot의 한 기사에서는 "인텔의 아이태니엄은 마침내 사망했다: 이타닉은 x86의 거대한 힘에 의해 침몰했다"고 선언하며, "아이태니엄의 약속은 레거시 32비트 지원 부족과 아키텍처에 대한 소프트웨어 작성 및 유지 관리의 어려움으로 인해 결국 무산되었다"고 설명했다.

 

개발의 시작: 1989–1994

1989년, HP는 RISC 아키텍처의 한계를 넘어서기 위한 새로운 아키텍처 연구를 시작했다. 이는 동적 의존성 확인 및 정확한 예외 처리를 위한 다중 명령어 실행의 복잡성이 증가하면서 필요해졌다. HP는 매우 긴 명령어(word) 컴퓨팅의 개척자인 사이드롬의 밥 라우와 멀티플로우의 조시 피셔를 영입했다. VLIW 아키텍처는 여러 독립 명령어를 병렬로 실행할 수 있게 해 주며, 실행 중 독립성을 평가할 필요가 없다. 이를 위해 컴파일러는 동시에 실행할 수 있는 유효한 명령어 조합을 찾아야 하며, 이는 전통적인 초스칼라 프로세서가 하드웨어에서 처리하는 스케줄링을 수행하는 것과 같다.

HP는 기존의 VLIW를 수정하여 명시적으로 병렬 명령어 컴퓨팅(EPIC)이라는 새로운 아키텍처로 발전시켰다. EPIC은 독립적인 명령어를 나타내는 템플릿 비트를 도입하여 여러 번들의 명령어를 병렬로 실행할 수 있게 했고, 재컴파일 없이 프로세서의 발행 폭(issue width)을 확장할 수 있도록 했다. 또한, 분기를 줄이기 위해 명령어의 조건부 실행을 활용하고 지연 슬롯을 없애기 위해 완전한 인터로킹을 적용했다. EPIC에서는 하드웨어가 명령어에 대한 실행 단위와 타이밍을 결정하는 반면, 기존 VLIW에서는 그렇지 않았다. HP는 이러한 기능을 PA-WideWord에 활용할 계획을 세웠고, 이는 PA-RISC ISA의 후계작이었다. EPIC은 실리콘 면적과 전력 소비의 효율적 사용과 범용적인 유연성의 최적의 균형을 제공하고자 했다.

1993년, HP는 RISC와 EPIC 유형의 최상의 마이크로아키텍처를 설계하기 위한 내부 경쟁을 개최했으며, 제리 헉과 라지브 굽타가 각각 이끌었다. EPIC 팀이 RISC 경쟁자보다 두 배 이상의 시뮬레이션 성능을 기록하며 승리했다.

동시에 인텔도 개선된 ISA를 탐색하고 있었다. 1989년, 인텔은 워크스테이션과 서버를 위해 i860을 출시했다. 이 프로세서는 단일 사이클 모드와 명시적으로 병렬로 실행되는 명령어 쌍을 정의하는 모드 간 전환이 가능했다. 그러나 이러한 고급 기능은 컴파일러의 지원이 부족해 실제로는 대부분 활용되지 못했고, 이는 아이태니엄에서도 문제로 지적되었다. 결과적으로 i860의 병렬성은 다른 RISC와 다를 바 없었고, 시장에서 실패했다. 아이태니엄은 i860보다 더 유연한 형태의 명시적 병렬성을 채택하게 된다.

1993년 11월, HP는 인텔과 혁신적인 미래 아키텍처에 대한 협력을 요청했다. 당시 인텔은 P7이라는 코드명 하에 x86을 64비트로 확장하는 데 어려움을 겪고 있었다. 여러 설계 팀이 64비트 확장을 조사했으나, 경제적으로 실행 가능성이 없다는 결론에 도달했다. HP의 PA-WideWord 아키텍처 발표에 인텔 엔지니어들은 깊은 인상을 받았고, 양사 간의 기술적 논의가 진행되었다. 그들은 PA-WideWord와 HP 연구소의 PlayDoh을 공동 아키텍처의 기초로 삼기로 결정했다. 새로운 프로젝트의 우수성을 확신한 인텔은 1994년에 P7에 대한 기존 계획을 취소했다.

1994년 6월, 인텔과 HP는 Wide Word와 VLIW의 아이디어를 채택한 새로운 ISA 개발을 위한 공동 노력을 발표했다. HP의 앨버트 유는 경쟁자들이 매우 걱정해야 할 것이라고 말했다. 인텔은 P7의 미래에 대해 이러한 제휴가 영향을 미칠 것이라고 했으나, 완전히 새로운 아키텍처로 대체될지는 명확하지 않다고 밝혔다. 같은 달 말, 인텔은 새로운 아키텍처의 초기 기능이 P7에서 나타날 것이라고 발표했으나, 나중에 P7 코드명이 HP-인텔 프로세서로 넘어간다는 것이 확인되었다. 1996년 초, 인텔은 새로운 코드명인 머세드를 공개했다.

HP는 개별 기업 시스템 회사가 독자적인 마이크로프로세서를 개발하는 것이 더 이상 경제적이지 않다고 판단하고, 1994년에 인텔과 협력하여 EPIC에서 파생된 IA-64 아키텍처를 개발하기로 했다. 인텔은 IA-64의 대규모 개발 작업을 맡기로 하고, 결과적으로 이 마이크로프로세서가 대부분의 기업 시스템 제조업체에 사용될 것이라 예상했다. HP와 인텔은 첫 제품인 머세드를 1998년까지 출시하기 위해 대규모 공동 개발 노력을 시작했다.

 

설계 및 지연: 1994–2001

머세드(Merced)는 인텔이 나중에 경험이 부족한 팀으로 인정한 500명의 팀원에 의해 설계되었으며, 많은 구성원이 최근 졸업한 대학생들이었다. 인텔의 크로포드가 수석 아키텍트였고, HP의 헉이 두 번째 자리를 맡았다. 초기 개발 과정에서 HP와 인텔은 인텔이 더 많은 부동 소수점 명령어를 위한 전용 하드웨어를 원하면서 의견 차이를 보였다. 그러나 HP는 인텔의 펜티엄에서 발견된 부동 소수점 하드웨어 결함으로 인해 우위를 점하게 되었다.

1996년 중반에 머세드의 첫 번째 플로어 플랜이 설계되었으나, 너무 커서 "내가 본 것 중 최악이었다"고 크로포드가 말했다. 디자이너들은 x86 유닛을 포함한 하위 시스템의 복잡성을 줄여야 했고, L2 캐시도 96KB로 축소해야 했다. 결국, 목표 크기를 달성하기 위해 250nm 공정 대신 180nm 공정을 사용해야 한다고 합의했다. 이후에는 다른 회로의 속도를 방해하지 않고도 중요한 경로를 가속화하려는 시도로 문제가 발생했다. 머세드는 1999년 7월 4일에 테이프 아웃되었고, 8월에는 인텔이 첫 번째 완전 테스트 칩을 생산했다.

시간이 지남에 따라 머세드에 대한 기대는 감소했으며, 지연과 성능 부족이 나타나면서 HP 주도의 두 번째 이타늄 디자인인 맥킨리(McKinley)로 초점이 옮겨졌다. 1997년 7월, 180nm 공정으로의 전환으로 인해 머세드의 출시가 1999년 하반기로 미뤄졌다. 1997년 10월 마이크로프로세서 포럼에서 EPIC 발표 직전, 마이크로프로세서 리포트의 한 분석가는 아이태니엄이 "2001년까지 경쟁 성능을 보여주지 않을 것"이라고 예측했다. 포럼에서 인텔의 프레드 폴락은 "맥킨리를 기다려라"는 주장을 하며 머세드의 성능을 두 배로 향상시킬 것이라고 말했다.

머세드의 x86 성능은 가장 빠른 x86 프로세서보다 낮을 것이며, x86의 성장은 "역사적 비율로 계속될 것"이라고 언급했다. 인텔은 IA-64가 소비자 시장에서 5~10년 동안 큰 존재감을 가지지 않을 것이라고 말했다.

이후 HP가 1996년에 맥킨리 설계를 시작한 이유는 머세드의 성능과 일정에 영향을 미치는 문제를 피하기 위해 프로젝트에 대한 더 많은 제어권을 갖기 위해서였다. 디자인 팀은 1997년에 맥킨리의 프로젝트 목표를 최종 확정했다. 1998년 5월 말에 머세드는 2000년 중반으로 지연되었고, 1998년 8월에는 맥킨리가 곧 출시되어 두 배의 성능을 갖출 것이기 때문에 머세드의 상업적 생존 가능성에 대한 질문이 제기되었다. "맥킨리를 기다려라"는 이야기가 퍼져나갔다. 같은 날 HP는 머세드의 지연으로 인해 PA-RISC PA-8000 시리즈 프로세서를 PA-8500에서 PA-8900까지 확장할 것이라고 발표했다. 1998년 10월, HP는 PA-RISC 프로세서의 네 가지 추가 세대 계획을 발표했고, PA-8900는 2003년에 1.2GHz에 도달할 예정이다.

1999년 3월에는 일부 분석가들이 머세드가 2001년에 대량으로 출하될 것이라고 예상했지만, 대부분의 고객들이 맥킨리를 기다릴 것이기 때문에 대량 생산은 낮을 것으로 보였다. 1999년 5월, 머세드의 테이프 아웃 두 달 전에 한 분석가는 7월 이전에 테이프 아웃하지 않으면 또 다른 지연이 발생할 것이라고 말했다. 1999년 7월, 첫 실리콘이 8월 말에 제작될 것이라는 보도에 따라 분석가들은 2000년 늦게 지연될 것이라고 예측했으며, 머세드는 주로 IA-64 소프트웨어의 디버깅 및 테스트에 사용될 것이라고 의견을 모았다. MPR의 린리 귀웬합은 머세드에 대해 "현재 모두가 늦고 느릴 것이라고 예상하고 있으며, 실제 진전은 맥킨리에서 올 것"이라고 말했다. 당시 인텔은 머세드의 초기 가격을 $5000로 설정할 것이라고 발표했다.

1999년 8월, HP는 일부 고객에게 머세드를 건너뛰고 맥킨리를 기다리라고 조언했다. 2000년 7월, HP는 첫 아이태니엄 시스템이 틈새 용도로만 사용될 것이며 "이 시스템을 데이터 센터 근처에 두는 것은 몇 년간 불가능할 것"이라고 말했다. HP는 아이태니엄 시스템이 2005년에 PA-RISC 시스템을 초과할 것으로 예상했다. 같은 7월 인텔은 버그를 수정하기 위해 스텝 변경으로 인한 또 다른 지연을 발표했다. 이제 "파일럿 시스템"만 그 해에 출하될 것이며, 일반 출시일은 "2001년 상반기"로 미뤄졌다. 서버 제조업체들은 머세드 기반 시스템의 연구개발에 대한 지출을 대체로 포기하고 인텔의 설계를 사용한 마더보드나 전체 서버를 사용하고 있었다. 넓은 생태계를 조성하기 위해 인텔은 2000년 중반까지 5,000개 시스템에 15,000개의 아이태니엄을 소프트웨어 개발자 및 하드웨어 설계자에게 제공했다. 2001년 3월 인텔은 아이태니엄 시스템이 2분기에 고객에게 출하될 것이며, 하반기에는 더 광범위하게 배포될 것이라고 밝혔다. 그때 인텔은 많은 고객들이 맥킨리를 기다릴 것이라고 공개적으로 인정했다.

 

기대

개발 기간 동안 인텔, HP 및 업계 분석가들은 IA-64가 64비트 서버와 워크스테이션에서 먼저 지배한 후, 하위 서버 시장으로 확장하여 제온(Xeon)을 대체하고, 결국 개인 컴퓨터로 침투하여 RISC 및 복잡한 명령어 집합 컴퓨팅(CISC) 아키텍처를 모든 범용 응용 프로그램에 대해 대체할 것이라고 예상했다. 그러나 인텔은 x86 아키텍처는 "가까운 미래에는" 대체되지 않을 것이라고 말했다. 1997-1998년 동안 인텔 CEO 앤디 그로브는 아이태니엄이 출시 후 4~5년 동안 데스크탑 컴퓨터에 등장하지 않을 것이라고 예측하며 "내가 보기에는 머세드가 주류 데스크탑에 등장하지 않을 것"이라고 말했다. 반면, 아이태니엄은 2002년까지 64비트 서버 시장의 70%를 차지할 것으로 예상되었다.

이미 1998년에는 아이태니엄의 고급 컴퓨터 시장 집중이 저가 시장에서 확장하는 경쟁자들에게 취약하게 만들 것이라는 비판이 있었지만, 많은 컴퓨터 산업 관계자들은 인텔의 보복을 두려워하여 아이태니엄에 대한 의구심을 표출하기를 꺼려했다. 콤팩과 실리콘 그래픽스는 각각 알파와 MIPS 아키텍처의 추가 개발을 중단하고 IA-64로의 전환을 결정했다.

여러 그룹이 이 아키텍처에 대한 운영 체제를 포팅했으며, 여기에는 Microsoft Windows, OpenVMS, Linux, HP-UX, Solaris, Tru64 UNIX, 그리고 Monterey/64가 포함된다. 그러나 후자 세 가지는 시장에 출시되기 전에 취소되었다. 1997년까지 IA-64 아키텍처와 컴파일러가 원래 생각보다 구현하기 훨씬 더 어려운 것이 분명해지면서 머세드의 배송 일정이 지연되기 시작했다.

인텔은 1999년 10월 4일에 프로세서의 공식 이름인 아이태니엄(Itanium)을 발표했다. 발표 몇 시간 만에 Usenet 뉴스 그룹에서 "이타닉(Itanic)"이라는 이름이 붙여졌는데, 이는 1912년 첫 항해에서 침몰한 "불침선" RMS 타이타닉을 언급한 것이었다. 이후 "이타닉"이라는 용어는 The Register 등 여러 매체에서 사용되며, 아이태니엄에 대한 수십억 달러 규모의 투자와 관련된 초기 과대선전이 비교적 빠른 소멸로 이어질 것임을 암시했다.

 

아이태니엄 (머세드): 2001

인텔은 40,000개의 칩을 파트너들에게 샘플로 제공한 후, 2001년 5월 29일에 아이태니엄을 출시했다. HP, IBM, 델의 첫 OEM 시스템은 6월에 고객에게 배송되었다. 이 시점에서 아이태니엄의 성능은 경쟁 RISC 및 CISC 프로세서에 비해 우수하지 않았다. 아이태니엄은 저가형(주로 4CPU 및 소형 시스템)에서 x86 프로세서를 기반으로 한 서버와 경쟁했으며, 고급 시장에서는 IBM의 POWER와 썬 마이크로시스템즈의 SPARC 프로세서와 경쟁하였다.

인텔은 아이태니엄의 초점을 고급 비즈니스 및 HPC(고성능 컴퓨팅) 시장으로 재조정하여, x86의 성공적인 "수평적" 시장(즉, 단일 아키텍처, 다수의 시스템 공급업체)을 복제하려고 했다. 이 초기 프로세서 버전의 성공은 HP 시스템에서 PA-RISC를 대체하고, 컴팩 시스템에서 알파를, SGI 시스템에서 MIPS를 대체하는 데 제한적이었다. IBM은 이 프로세서를 기반으로 한 슈퍼컴퓨터를 제공했지만, POWER와 SPARC는 여전히 강세를 보였고, 32비트 x86 아키텍처는 방대한 설치 기반에 의해 지원되는 규모의 경제를 바탕으로 기업 시장으로 확장하고 있었다.

상대적으로 낮은 성능, 높은 비용 및 제한된 소프트웨어 가용성으로 인해 원래 머세드 아이태니엄 프로세서를 사용하는 시스템은 몇 천 대만 판매되었다. 소프트웨어 부족이 향후 심각한 문제가 될 수 있음을 인식한 인텔은 독립 소프트웨어 공급업체(ISV)들에게 이러한 초기 시스템을 수천 대 제공하여 개발을 촉진했다. HP와 인텔은 1년 후 차세대 아이태니엄 2 프로세서를 시장에 출시했다. 머세드의 몇 가지 마이크로 아키텍처 기능, 즉 16+16 KB L1 캐시 크기와 6-wide(두 번들) 명령어 디코딩 등이 이후 모든 아이태니엄 디자인에 이어지게 되었다.

 

아이태니엄 2 (맥킨리와 매디슨): 2002–2006

아이태니엄 2 프로세서는 2002년 7월에 출시되었으며, 전체 고급 컴퓨팅 시장이 아닌 기업 서버를 위한 제품으로 마케팅되었다. 첫 번째 아이태니엄 2, 코드명 맥킨리(McKinley)는 HP와 인텔이 공동으로 개발하였으며, 콜로라도주 포트 콜린스에 있는 HP 팀이 주도하여 2000년 12월에 테이프 아웃되었다. 맥킨리는 원래 아이태니엄 프로세서의 성능 문제를 상당히 개선하였고, 주로 비효율적인 메모리 서브시스템에서 발생한 문제들을 해결했다. 캐시의 각 세 수준의 지연 시간을 약 절반으로 줄이고, 채우기 대역폭을 두 배로 늘렸으며, L2 캐시 크기를 96KB에서 256KB로 확장했다. L1 캐시에는 부동 소수점 데이터가 포함되지 않는데, 이는 L2 캐시의 높은 대역폭이 일반적인 부동 소수점 응용 프로그램에 더 유리하기 때문이다. L3 캐시는 이제 별도의 다이에 있는 것이 아니라 칩 내에 통합되었으며, 연관성은 세 배로 증가하고 버스 폭은 두 배로 확장되었다. 맥킨리는 VLIW 번들 내의 가능한 명령어 조합 수를 크게 늘렸고, 파이프라인 단계가 10단계인 머세드에 비해 8단계로 구성되었음에도 불구하고 25% 더 높은 주파수에 도달했다.

맥킨리는 2억 2천 1백만 개의 트랜지스터로 구성되어 있으며(그 중 2천 5백만 개는 논리용, 1억 8천 1백만 개는 L3 캐시용), 크기는 19.5mm x 21.6mm(421 mm²)이며, 180nm 벌크 CMOS 공정으로 제작되었다. 2003년 5월, 일부 맥킨리 프로세서에서 시스템 충돌을 초래하는 주요 경로 오류가 발생할 수 있다는 사실이 공개되었으며, 프로세서 주파수를 800MHz로 낮추면 이를 회피할 수 있다.

2003년, AMD는 AMD64라는 자체 64비트 아키텍처를 구현한 Opteron CPU를 출시하였다. Opteron은 x86에서 쉽게 업그레이드할 수 있어 기업 서버 시장에서 빠른 수용을 받았다. 마이크로소프트의 영향으로 인해 인텔은 2004년에 IA-64 대신 AMD의 x86-64 명령어 집합 아키텍처를 자사의 제온 마이크로프로세서에 구현하였고, 이로 인해 새로운 산업 표준이 탄생하였다.

2003년 인텔은 새로운 아이태니엄 2 패밀리 멤버인 코드명 매디슨(Madison)을 출시하였으며, 초기 주파수는 최대 1.5GHz, L3 캐시는 6MB였다. 2004년 11월에 출시된 매디슨 9M 칩은 9MB의 L3 캐시와 1.6GHz의 주파수를 가졌으며, 2005년 7월에는 1.67GHz에 도달했다. 두 칩은 130nm 공정을 사용하였으며, 2006년 7월 몬테시토(Montecito)가 출시될 때까지 모든 새로운 아이태니엄 프로세서의 기반이 되었다. 특히 디어필드(Deerfield)는 저전력 매디슨이며, 팬우드(Fanwood)는 낮은 CPU 소켓 수를 가진 매디슨 9M의 버전이다.

2005년 11월, 주요 아이태니엄 서버 제조업체들은 인텔 및 여러 소프트웨어 공급업체와 함께 아이태니엄 솔루션 얼라이언스를 결성하여 아키텍처를 홍보하고 소프트웨어 포팅 노력을 가속화하기로 했다. 얼라이언스는 2010년까지 100억 달러를 아이태니엄 솔루션 얼라이언스에 투자할 것이라고 발표했다.

---

 

Itanium is a family of 64-bit microprocessors from Intel, implementing the Intel Itanium architecture (formerly known as IA-64). This architecture originated at Hewlett-Packard (HP) and was later co-developed by HP and Intel. Released in June 2001, this processor was primarily marketed for enterprise servers and high-performance computing systems. During the early development phase, engineers claimed, "We can outperform PowerPC. we can kill x86." Initial predictions suggested that IA-64 would expand into the lower server market, replacing Xeon, and ultimately penetrate personal computers, replacing RISC and CISC architectures in all general-purpose applications.

 

However, the performance of Itanium, released in 2001, was disappointing compared to existing RISC and CISC processors. The emulation required to run existing x86 applications and operating systems was particularly poor. Itanium-based systems were produced in HP's Integrity server line and by several other manufacturers. By 2008, Itanium was the fourth most widely deployed microprocessor architecture in enterprise systems, following x86-64, Power ISA, and SPARC.

 

In February 2017, Intel released the last generation, Kittson, to test customers, starting mass shipments in May. This was used only in HPE's mission-critical servers.

 

In 2019, Intel announced it would accept new orders for Itanium until January 30, 2020, and cease shipments by July 29, 2021. This proceeded as planned.

 

Itanium did not sell well outside of enterprise servers and high-performance computing systems, ultimately being replaced by the competing AMD x86-64 (also known as AMD64) architecture. x86-64 is an extension compatible with the 32-bit x86 architecture, implemented in Intel's Xeon line and AMD's Opteron line. By 2009, most servers were shipped with x86-64 processors, which dominated the low-cost desktop and laptop markets that Itanium had not initially targeted. An article from Techspot declared, "Intel's Itanium has finally died: Itanic sank under the massive power of x86," explaining that "the promise of Itanium was ultimately undermined by a lack of legacy 32-bit support and the difficulties of writing and maintaining software for the architecture."

 

Development Beginnings: 1989–1994

 

In 1989, HP began research into a new architecture to surpass the limitations of RISC architecture. This was necessitated by the increasing complexity of dynamic dependency checking and precise exception handling for multiple instruction execution. HP recruited Bob Rau of Sutherland's and Josh Fisher of Multiflow, pioneers of very long instruction word (VLIW) computing. The VLIW architecture allows multiple independent instructions to be executed in parallel without needing to evaluate independence during execution. To achieve this, the compiler must find valid combinations of instructions that can be executed simultaneously, similar to the scheduling performed by traditional superscalar processors in hardware.

 

HP modified existing VLIW to develop a new architecture called Explicitly Parallel Instruction Computing (EPIC). EPIC introduced template bits representing independent instructions, allowing multiple bundles of instructions to be executed in parallel and enabling the expansion of the processor's issue width without recompilation. Additionally, it utilized conditional execution of instructions to reduce branching and applied full interlocking to eliminate delay slots. In EPIC, hardware determines the execution units and timing for instructions, unlike traditional VLIW. HP planned to leverage these features in PA-WideWord, the successor to the PA-RISC ISA. EPIC aimed to provide an optimal balance of efficient use of silicon area and power consumption with general-purpose flexibility.

 

In 1993, HP held an internal competition to design the best microarchitecture of RISC and EPIC types, led by Jerry Huck and Rajiv Gupta, respectively. The EPIC team won, achieving more than double the simulation performance of the RISC competitor.

 

At the same time, Intel was exploring improved ISAs. In 1989, Intel released the i860 for workstations and servers. This processor could switch between single-cycle mode and a mode defining explicitly parallel instruction pairs. However, these advanced features were largely underutilized due to a lack of compiler support, which was also a problem noted for Itanium. Consequently, the parallelism of the i860 was no different from other RISC processors, leading to its market failure. Itanium would adopt a more flexible form of explicit parallelism than the i860.

 

In November 1993, HP requested collaboration with Intel on innovative future architectures. At the time, Intel was struggling to extend x86 to 64 bits under the code name P7. Several design teams investigated the 64-bit extension but concluded it was not economically feasible. Intel engineers were impressed by HP's announcement of the PA-WideWord architecture, leading to technical discussions between the two companies. They decided to base their joint architecture on PA-WideWord and HP Labs' PlayDoh. Confident in the excellence of the new project, Intel canceled its existing plans for P7 in 1994.

 

In June 1994, Intel and HP announced a joint effort to develop a new ISA based on the ideas of Wide Word and VLIW. HP's Albert Yu stated that competitors should be very concerned. Intel indicated that this partnership would influence the future of P7, but it was unclear whether it would be completely replaced by a new architecture. By the end of the month, Intel announced that the initial features of the new architecture would appear in P7, but it was later confirmed that the P7 code name would transition to the HP-Intel processor. In early 1996, Intel unveiled the new code name Merced.

 

HP determined that it was no longer economically viable for individual enterprise systems companies to develop their own microprocessors and decided in 1994 to collaborate with Intel to develop the IA-64 architecture derived from EPIC. Intel agreed to take on the large-scale development work for IA-64, expecting that this microprocessor would be used by most enterprise system manufacturers. HP and Intel began a large-scale joint development effort to launch their first product, Merced, by 1998.

 

Design and Delays: 1994–2001

 

Merced was designed by a team of 500 members, later recognized by Intel as inexperienced, many of whom were recent graduates. Intel's Croford was the chief architect, with HP's Huck in the second position. During the early development process, HP and Intel had differing opinions, with Intel wanting dedicated hardware for more floating-point instructions, but HP gained an advantage due to floating-point hardware flaws found in Intel's Pentium.

 

 

In mid-1996, the first floor plan for Merced was designed, but it was too large, with Croford stating it was "the worst I have ever seen." Designers needed to reduce the complexity of subsystems, including the x86 unit, and the L2 cache had to be reduced to 96KB. Ultimately, they agreed to use a 180nm process instead of a 250nm process to achieve the target size. Subsequently, issues arose in attempts to accelerate critical paths without hindering the speed of other circuits. Merced was tape-out on July 4, 1999, and Intel produced the first fully tested chip in August.

 

 

Over time, expectations for Merced diminished, and focus shifted to McKinley, HP's second Itanium design, as delays and performance shortfalls became apparent. The transition to a 180nm process in July 1997 delayed Merced's release to the second half of 1999. Just before the EPIC announcement at the Microprocessor Forum in October 1997, an analyst from Microprocessor Report predicted that Itanium would "not show competitive performance until 2001." At the forum, Intel's Fred Pollack claimed, "Wait for McKinley," asserting that it would double Merced's performance.

 

Merced's x86 performance was expected to be lower than that of the fastest x86 processors, and the growth of x86 would "continue at a historical rate." Intel stated that IA-64 would not have a significant presence in the consumer market for 5-10 years.

 

HP's decision to begin the McKinley design in 1996 was to avoid issues affecting Merced's performance and schedule and to gain more control over the project. The design team finalized McKinley's project goals in 1997. By late May 1998, Merced was delayed to mid-2000, and in August 1998, questions arose about Merced's commercial viability due to McKinley's imminent release with double the performance. The phrase "Wait for McKinley" began to circulate. On the same day, HP announced that due to Merced's delay, it would extend the PA-RISC PA-8000 series processors from PA-8500 to PA-8900. In October 1998, HP announced plans for four additional generations of PA-RISC processors, with PA-8900 expected to reach 1.2GHz by 2003.

 

In March 1999, some analysts expected Merced to ship in volume in 2001, but most customers would wait for McKinley, leading to low volume production. In May 1999, an analyst stated that unless tape-out occurred before July, another delay would happen. In July 1999, reports indicated that the first silicon would be produced by the end of August, leading analysts to predict delays into late 2000, with Merced primarily used for debugging and testing IA-64 software. MPR's Linley Gwennap stated that "everyone expects it to be late and slow, and real progress will come from McKinley." At that time, Intel announced that Merced's initial price would be set at $5000.

 

In August 1999, HP advised some customers to skip Merced and wait for McKinley. In July 2000, HP stated that the first Itanium systems would be used only for niche purposes and that "it would be impossible to place this system near a data center for several years." HP expected Itanium systems to exceed PA-RISC systems by 2005. In the same July, Intel announced another delay due to step changes to fix bugs. Now, only "pilot systems" would ship that year, with the general release date pushed to "the first half of 2001." Server manufacturers largely abandoned R&D spending on Merced-based systems, opting for motherboards or complete servers using Intel's designs. To foster a broad ecosystem, Intel provided 15,000 Itaniums to software developers and hardware designers for 5,000 systems by mid-2000. In March 2001, Intel announced that Itanium systems would ship to customers in the second quarter, with broader distribution expected in the second half of the year. At that time, Intel publicly acknowledged that many customers would wait for McKinley.

 

Expectations

 

During the development period, Intel, HP, and industry analysts expected IA-64 to dominate 64-bit servers and workstations first, then expand into the lower server market, replacing Xeon, and eventually penetrate personal computers, replacing RISC and complex instruction set computing (CISC) architectures in all general-purpose applications. However, Intel stated that the x86 architecture would "not be replaced in the near future." During 1997-1998, Intel CEO Andy Grove predicted that Itanium would not appear in desktop computers for 4-5 years after its release, stating, "I don't see Merced appearing in mainstream desktops." In contrast, Itanium was expected to capture 70% of the 64-bit server market by 2002.

 

By 1998, there were criticisms that Itanium's focus on the high-end computing market would make it vulnerable to competitors expanding into the low-cost market, but many in the computer industry hesitated to express doubts about Itanium for fear of retaliation from Intel. Compaq and Silicon Graphics each decided to halt further development of the Alpha and MIPS architectures and transition to IA-64.

 

Several groups ported operating systems to this architecture, including Microsoft Windows, OpenVMS, Linux, HP-UX, Solaris, Tru64 UNIX, and Monterey/64. However, the latter three were canceled before reaching the market. By 1997, it became clear that implementing the IA-64 architecture and compiler was much more challenging than originally thought, leading to delays in Merced's shipping schedule.

 

On October 4, 1999, Intel announced the official name of the processor, Itanium. Within hours of the announcement, the Usenet news group dubbed it "Itanic," referencing the "unsinkable" RMS Titanic, which sank on its maiden voyage in 1912. The term "Itanic" was subsequently used by various media outlets, including The Register, suggesting that the initial hype surrounding Itanium, associated with billions of dollars in investments, would quickly dissipate.

 

Itanium (Merced): 2001

 

Intel launched Itanium on May 29, 2001, after providing 40,000 chips as samples to partners. The first OEM systems from HP, IBM, and Dell were delivered to customers in June. At this point, Itanium's performance was not superior to competing RISC and CISC processors. Itanium competed with x86-based servers in the low-end market (primarily 4-CPU and small systems) and with IBM's POWER and Sun Microsystems' SPARC processors in the high-end market.

 

Intel refocused Itanium on the high-end business and HPC (high-performance computing) markets, attempting to replicate the successful "horizontal" market of x86 (i.e., a single architecture with multiple system suppliers). The success of this initial processor version was limited to replacing PA-RISC in HP systems, Alpha in Compaq systems, and MIPS in SGI systems. IBM offered supercomputers based on this processor, but POWER and SPARC remained strong, while the 32-bit x86 architecture expanded into the enterprise market, supported by a vast installed base.

 

Due to relatively low performance, high costs, and limited software availability, systems using the original Merced Itanium processor sold only in the thousands. Recognizing that software shortages could become a serious issue in the future, Intel provided thousands of these early systems to independent software vendors (ISVs) to stimulate development. HP and Intel launched the next-generation Itanium 2 processor a year later. Several microarchitecture features from Merced, such as the 16+16 KB L1 cache size and 6-wide (two bundles) instruction decoding, would carry over to all subsequent Itanium designs.

 

Itanium 2 (McKinley and Madison): 2002–2006

 

The Itanium 2 processor was launched in July 2002, marketed as a product for enterprise servers rather than the entire high-end computing market. The first Itanium 2, code-named McKinley, was co-developed by HP and Intel, led by a team in Fort Collins, Colorado, and tape-out occurred in December 2000. McKinley significantly improved the performance issues of the original Itanium processor, primarily addressing problems arising from an inefficient memory subsystem. It reduced the latency of each of the three levels of cache by about half, doubled the fill bandwidth, and expanded the L2 cache size from 96KB to 256KB. The L1 cache did not include floating-point data, as the high bandwidth of the L2 cache was more beneficial for typical floating-point applications. The L3 cache was now integrated within the chip rather than on a separate die, tripling the associativity and doubling the bus width. McKinley greatly increased the number of possible instruction combinations within VLIW bundles and achieved 25% higher frequencies despite having an 8-stage pipeline compared to Merced's 10 stages.

 

McKinley consisted of 221 million transistors (of which 25 million were for logic and 181 million for L3 cache), measuring 19.5mm x 21.6mm (421 mm²) and manufactured using a 180nm bulk CMOS process. In May 2003, it was revealed that a major path error could cause system crashes in some McKinley processors, which could be avoided by lowering the processor frequency to 800MHz.

 

In 2003, AMD launched its own 64-bit architecture, AMD64, implemented in the Opteron CPU. Opteron was easily upgradeable from x86, leading to rapid adoption in the enterprise server market. Influenced by Microsoft, Intel implemented AMD's x86-64 instruction set architecture in its Xeon microprocessors in 2004, creating a new industry standard.

 

In 2003, Intel released a new member of the Itanium 2 family, code-named Madison, with initial frequencies of up to 1.5GHz and 6MB of L3 cache. The Madison 9M chip, released in November 2004, had 9MB of L3 cache and a frequency of 1.6GHz, reaching 1.67GHz by July 2005. Both chips used a 130nm process and served as the foundation for all new Itanium processors until the release of Montecito in July 2006. Notably, Deerfield was a low-power version of Madison, while Fanwood was a version of Madison 9M with fewer CPU sockets.

 

In November 2005, major Itanium server manufacturers formed the Itanium Solutions Alliance with Intel and several software vendors to promote the architecture and accelerate software porting efforts. The alliance announced plans to invest $10 billion in the Itanium Solutions Alliance by 2010.

---

イタニウム（Itanium）は、インテルの64ビットマイクロプロセッサファミリーで、インテルイタニウムアーキテクチャ（以前の名称：IA-64）を実装した製品です。このアーキテクチャはヒューレット・パッカード（HP）で始まり、後にHPとインテルが共同で開発しました。2001年6月に発売されたこのプロセッサは、主に企業サーバーと高性能コンピューティングシステムを対象にマーケティングされました。初期の開発段階で、エンジニアたちは「私たちはPowerPCよりも優れた性能を発揮できる… x86を打ち負かすことができる」と主張しました。初期の予測では、IA-64は下位サーバー市場に拡大し、Xeonを置き換え、最終的には個人用コンピュータにも浸透し、すべての汎用アプリケーションにおいてRISCおよびCISCアーキテクチャを置き換えるとされていました。

 

しかし、2001年に発売されたイタニウムの性能は、既存のRISCおよびCISCプロセッサに比べて失望的でした。既存のx86アプリケーションやオペレーティングシステムを実行するためのエミュレーションは特に悪かったです。イタニウムベースのシステムはHPのインテグリティサーバーラインで生産され、他の多くのメーカーでも生産されました。2008年には、イタニウムがエンタープライズクラスのシステムで4番目に広く展開されたマイクロプロセッサアーキテクチャとなり、x86-64、Power ISA、SPARCに続きました。

 

2017年2月、インテルは最後の世代であるキットソン（Kittson）をテスト顧客にリリースし、5月から大量出荷を開始しました。これはHPEのミッションクリティカルサーバーでのみ使用されました。

 

2019年、インテルはイタニウムの新規注文を2020年1月30日まで受け付け、2021年7月29日まで出荷を中止すると発表しました。これは予定通り進行しました。

 

イタニウムは企業サーバーと高性能コンピューティングシステム以外ではあまり売れず、最終的には競合するAMDのx86-64（AMD64とも呼ばれる）アーキテクチャに置き換えられました。x86-64は32ビットx86アーキテクチャに互換性のある拡張であり、インテルのXeonラインやAMDのOpteronラインで実装されました。2009年までに、ほとんどのサーバーはx86-64プロセッサで出荷され、これらは初期にはイタニウムのターゲットではなかった低コストのデスクトップおよびノートパソコン市場を支配することになりました。Techspotのある記事では「インテルのイタニウムはついに死んだ：イタニウムはx86の巨大な力によって沈没した」と宣言し、「イタニウムの約束はレガシー32ビットサポートの不足とアーキテクチャに対するソフトウェアの作成および維持管理の困難さによって最終的に無に帰した」と説明しました。

開発の始まり：1989–1994

1989年、HPはRISCアーキテクチャの限界を超えるための新しいアーキテクチャの研究を開始しました。これは、動的依存性チェックと正確な例外処理のための複数命令実行の複雑さが増す中で必要とされました。HPは非常に長い命令（VLIW）コンピューティングの先駆者であるボブ・ラウとジョシュ・フィッシャーを採用しました。VLIWアーキテクチャは、複数の独立した命令を並行して実行できるようにし、実行中に独立性を評価する必要がありません。これを実現するために、コンパイラは同時に実行可能な有効な命令の組み合わせを見つける必要があり、これは従来のスーパースカラープロセッサがハードウェアで行うスケジューリングと同じです。

 

HPは既存のVLIWを修正して、明示的に並列命令を計算する新しいアーキテクチャであるEPICに発展させました。EPICは、独立した命令を表すテンプレートビットを導入し、複数の命令を並行して実行できるようにし、再コンパイルなしでプロセッサの発行幅を拡張できるようにしました。また、分岐を減らすために命令の条件付き実行を活用し、遅延スロットを排除するために完全なインターロッキングを適用しました。EPICでは、ハードウェアが命令に対する実行単位とタイミングを決定するのに対し、従来のVLIWではそうではありませんでした。HPはこれらの機能をPA-WideWordに活用する計画を立て、これはPA-RISC ISAの後継作でした。EPICは、シリコン面積と電力消費の効率的な使用と汎用的な柔軟性の最適なバランスを提供することを目指しました。

 

1993年、HPはRISCとEPICタイプの最良のマイクロアーキテクチャを設計するための内部競争を開催し、ジェリー・ハックとラジーブ・グプタがそれぞれリーダーを務めました。EPICチームはRISC競争者の2倍以上のシミュレーション性能を記録し、勝利しました。

 

同時に、インテルも改善されたISAを探求していました。1989年、インテルはワークステーションとサーバー向けにi860を発売しました。このプロセッサは、単一サイクルモードと明示的に並列に実行される命令ペアを定義するモード間の切り替えが可能でした。しかし、これらの高度な機能はコンパイラのサポートが不足していたため、実際にはほとんど活用されず、これはイタニウムでも問題として指摘されました。その結果、i860の並列性は他のRISCと変わらず、市場で失敗しました。イタニウムはi860よりも柔軟な形の明示的な並列性を採用することになります。

 

1993年11月、HPはインテルに革新的な未来アーキテクチャに関する協力を求めました。当時、インテルはP7というコード名の下でx86を64ビットに拡張するのに苦労していました。複数の設計チームが64ビット拡張を調査しましたが、経済的に実行可能性がないという結論に達しました。HPのPA-WideWordアーキテクチャの発表にインテルのエンジニアたちは深い印象を受け、両社間で技術的な議論が進行しました。彼らはPA-WideWordとHP研究所のPlayDohを共同アーキテクチャの基礎とすることに決定しました。新しいプロジェクトの優秀さを確信したインテルは、1994年にP7に関する既存の計画をキャンセルしました。

 

1994年6月、インテルとHPはWide WordとVLIWのアイデアを採用した新しいISA開発のための共同努力を発表しました。HPのアルバート・ユーは、競合他社が非常に心配すべきことだと述べました。インテルはP7の未来に対してこの提携が影響を与えると述べましたが、完全に新しいアーキテクチャに置き換わるかどうかは明確ではありませんでした。同月末、インテルは新しいアーキテクチャの初期機能がP7に現れると発表しましたが、後にP7のコード名がHP-インテルプロセッサに移行することが確認されました。1996年初頭、インテルは新しいコード名であるメルセデ（Merced）を発表しました。

 

HPは、個別の企業システム会社が独自のマイクロプロセッサを開発することがもはや経済的ではないと判断し、1994年にインテルと協力してEPICから派生したIA-64アーキテクチャを開発することに決定しました。インテルはIA-64の大規模な開発作業を引き受けることに同意し、その結果、このマイクロプロセッサがほとんどの企業システム製造業者に使用されると予想されました。HPとインテルは、最初の製品であるメルセデを1998年までに発売するための大規模な共同開発努力を開始しました。

 

設計と遅延：1994–2001

 

メルセデ（Merced）は、インテルが後に経験不足のチームとして認識した500人のチームメンバーによって設計され、多くのメンバーが最近卒業した大学生でした。インテルのクロフォードが主任アーキテクトで、HPのハックが二番手を務めました。初期の開発過程で、HPとインテルはインテルがより多くの浮動小数点命令のための専用ハードウェアを望んでいるという意見の相違を示しましたが、HPはインテルのペンティウムで発見された浮動小数点ハードウェアの欠陥により優位に立ちました。

 

1996年中頃にメルセデの最初のフロアプランが設計されましたが、あまりにも大きすぎて「私が見た中で最悪だった」とクロフォードは述べました。デザイナーたちはx86ユニットを含むサブシステムの複雑さを減らす必要があり、L2キャッシュも96KBに縮小しなければなりませんでした。最終的に、目標サイズを達成するために250nmプロセスの代わりに180nmプロセスを使用する必要があると合意されました。その後、他の回路の速度を妨げることなく重要な経路を加速しようとする試みで問題が発生しました。メルセデは1999年7月4日にテープアウトされ、8月にはインテルが最初の完全テストチップを生産しました。

 

時間が経つにつれて、メルセデに対する期待は減少し、遅延と性能不足が現れる中でHP主導の二番目のイタニウムデザインであるマッキンリー（McKinley）に焦点が移りました。1997年7月、180nmプロセスへの移行によりメルセデの発売が1999年下半期に延期されました。1997年10月のマイクロプロセッサフォーラムで、EPIC発表直前に、マイクロプロセッサレポートのあるアナリストはイタニウムが「2001年まで競争力のある性能を示さないだろう」と予測しました。フォーラムでインテルのフレッド・ポラックは「マッキンリーを待て」と主張し、メルセデの性能を2倍に向上させると述べました。

 

メルセデのx86性能は、最も速いx86プロセッサよりも低いと予想され、x86の成長は「歴史的な比率で続く」と言及されました。インテルはIA-64が消費者市場で5〜10年間大きな存在感を持たないだろうと述べました。

 

その後、HPが1996年にマッキンリー設計を開始した理由は、メルセデの性能とスケジュールに影響を与える問題を回避し、プロジェクトに対するより多くの制御権を持つためでした。デザインチームは1997年にマッキンリーのプロジェクト目標を最終確定しました。1998年5月末にメルセデは2000年中頃に遅延され、1998年8月にはマッキンリーがすぐに発売され、2倍の性能を持つことからメルセデの商業的生存可能性に疑問が呈されました。「マッキンリーを待て」という話が広まりました。同じ日にHPはメルセデの遅延によりPA-RISC PA-8000シリーズプロセッサをPA-8500からPA-8900まで拡張すると発表しました。1998年10月、HPはPA-RISCプロセッサの4つの追加世代計画を発表し、PA-8900は2003年に1.2GHzに達する予定でした。

 

1999年3月には、一部のアナリストがメルセデが2001年に大量出荷されると予想しましたが、ほとんどの顧客がマッキンリーを待つため、大量生産は低いと見込まれました。1999年5月、メルセデのテープアウトの2ヶ月前に、あるアナリストは7月以前にテープアウトしなければ、別の遅延が発生すると述べました。1999年7月、最初のシリコンが8月末に製造されるという報道により、アナリストは2000年遅くに遅延すると予測し、メルセデは主にIA-64ソフトウェアのデバッグおよびテストに使用されると意見が一致しました。MPRのリンリー・グウェンナップはメルセデについて「現在、誰もが遅くて遅れると予想しており、実際の進展はマッキンリーから来るだろう」と述べました。当時、インテルはメルセデの初期価格を5000ドルに設定すると発表しました。

 

1999年8月、HPは一部の顧客にメルセデをスキップしてマッキンリーを待つようにアドバイスしました。2000年7月、HPは最初のイタニウムシステムがニッチ用途にのみ使用され、「このシステムをデータセンターの近くに置くことは数年間不可能である」と述べました。HPはイタニウムシステムが2005年にPA-RISCシステムを超えると予想しました。同じ7月にインテルはバグを修正するためのステップ変更による別の遅延を発表しました。今や「パイロットシステム」だけがその年に出荷され、一般発売日は「2001年上半期」に延期されました。サーバー製造業者はメルセデベースのシステムの研究開発に対する支出を大部分放棄し、インテルの設計を使用したマザーボードや全体のサーバーを使用していました。広範なエコシステムを育成するために、インテルは2000年中頃までに5000台のシステムに15000個のイタニウムをソフトウェア開発者やハードウェア設計者に提供しました。2001年3月、インテルはイタニウムシステムが第2四半期に顧客に出荷され、下半期にはより広範に配布されると発表しました。その時、インテルは多くの顧客がマッキンリーを待つだろうと公然と認めました。

 

期待

 

開発期間中、インテル、HP、および業界アナリストは、IA-64が64ビットサーバーとワークステーションで最初に支配し、その後下位サーバー市場に拡大してXeonを置き換え、最終的には個人用コンピュータに浸透し、RISCおよび複雑な命令セットコンピューティング（CISC）アーキテクチャをすべての汎用アプリケーションにおいて置き換えると予想していました。しかし、インテルはx86アーキテクチャは「近い将来には」置き換えられないだろうと述べました。1997-1998年の間、インテルのCEOであるアンディ・グローブは、イタニウムが発売後4〜5年間デスクトップコンピュータに登場しないだろうと予測し、「私が見る限り、メルセデは主流のデスクトップに登場しないだろう」と述べました。一方、イタニウムは2002年までに64ビットサーバー市場の70％を占めると予想されていました。

 

すでに1998年には、イタニウムの高級コンピュータ市場への集中が低価格市場で拡大する競合他社に対して脆弱にするという批判がありましたが、多くのコンピュータ業界関係者はインテルの報復を恐れてイタニウムに対する疑念を表明することをためらいました。コンパックとシリコン・グラフィックスはそれぞれアルファとMIPSアーキテクチャの追加開発を中止し、IA-64への移行を決定しました。

 

いくつかのグループがこのアーキテクチャにオペレーティングシステムをポーティングしましたが、これにはMicrosoft Windows、OpenVMS、Linux、HP-UX、Solaris、Tru64 UNIX、Monterey/64が含まれます。しかし、後者の3つは市場に出る前にキャンセルされました。1997年までにIA-64アーキテクチャとコンパイラの実装が元々考えていたよりもはるかに困難であることが明らかになり、メルセデの配送スケジュールが遅延し始めました。

 

インテルは1999年10月4日にプロセッサの公式名称であるイタニウムを発表しました。発表から数時間後、Usenetニュースグループで「イタニック（Itanic）」という名前が付けられました。これは、1912年の初航海で沈没した「不沈船」RMSタイタニックを指していました。その後、「イタニック」という用語はThe Registerなどのさまざまなメディアで使用され、イタニウムに関連する数十億ドル規模の投資に対する初期の誇大宣伝が比較的早く消滅することを示唆しました。

 

イタニウム（メルセデ）：2001年

 

インテルは40,000個のチップをパートナーにサンプルとして提供した後、2001年5月29日にイタニウムを発売しました。HP、IBM、デルの最初のOEMシステムは6月に顧客に配送されました。この時点で、イタニウムの性能は競合するRISCおよびCISCプロセッサに対して優れていませんでした。イタニウムは低価格市場（主に4CPUおよび小型システム）でx86プロセッサを基にしたサーバーと競争し、高価格市場ではIBMのPOWERやサン・マイクロシステムズのSPARCプロセッサと競争しました。

 

インテルはイタニウムの焦点を高級ビジネスおよびHPC（高性能コンピューティング）市場に再調整し、x86の成功した「水平的」市場（つまり、単一アーキテクチャで多数のシステム供給業者）を複製しようとしました。この初期プロセッサバージョンの成功は、HPシステムでPA-RISCを置き換え、コンパックシステムでアルファを、SGIシステムでMIPSを置き換えることに限られていました。IBMはこのプロセッサを基にしたスーパーコンピュータを提供しましたが、POWERとSPARCは依然として強力であり、32ビットx86アーキテクチャは膨大な設置基盤によって支えられ、企業市場に拡大していました。

 

相対的に低い性能、高コスト、および限られたソフトウェアの可用性により、元のメルセデイタニウムプロセッサを使用するシステムは数千台しか販売されませんでした。ソフトウェア不足が将来的に深刻な問題になる可能性があることを認識したインテルは、独立ソフトウェア供給業者（ISV）にこれらの初期システムを数千台提供して開発を促進しました。HPとインテルは1年後に次世代イタニウム2プロセッサを市場に投入しました。メルセデのいくつかのマイクロアーキテクチャ機能、すなわち16+16 KBのL1キャッシュサイズと6-wide（2バンドル）命令デコーディングなどが、その後のすべてのイタニウムデザインに引き継がれることになりました。

 

イタニウム2（マッキンリーとマディソン）：2002–2006

 

イタニウム2プロセッサは2002年7月に発売され、全体の高級コンピューティング市場ではなく企業サーバー向けの製品としてマーケティングされました。最初のイタニウム2、コードネームマッキンリー（McKinley）はHPとインテルが共同で開発し、コロラド州フォートコリンズにあるHPチームが主導し、2000年12月にテープアウトされました。マッキンリーは元のイタニウムプロセッサの性能問題を大幅に改善し、主に非効率的なメモリサブシステムから発生した問題を解決しました。キャッシュの各レベルの遅延時間を約半分に短縮し、フィルバンド幅を2倍に増やし、L2キャッシュサイズを96KBから256KBに拡張しました。L1キャッシュには浮動小数点データが含まれていませんが、これはL2キャッシュの高いバンド幅が一般的な浮動小数点アプリケーションにより有利であるためです。L3キャッシュはもはや別のダイにあるのではなく、チップ内に統合され、関連性は3倍に増加し、バス幅は2倍に拡張されました。マッキンリーはVLIWバンドル内の可能な命令の組み合わせ数を大幅に増やし、パイプライン段階が10段階のメルセデに対して8段階で構成されているにもかかわらず、25％高い周波数に達しました。

 

マッキンリーは2億2千1百万個のトランジスタで構成されており（そのうち2千5百万個は論理用、1億8千1百万個はL3キャッシュ用）、サイズは19.5mm x 21.6mm（421 mm²）で、180nmバルクCMOSプロセスで製造されました。2003年5月、一部のマッキンリープロセッサでシステムクラッシュを引き起こす可能性のある主要経路エラーが発生する可能性があることが公開され、プロセッサ周波数を800MHzに下げることで回避できることがわかりました。

 

2003年、AMDはAMD64という独自の64ビットアーキテクチャを実装したOpteron CPUを発売しました。Opteronはx86から簡単にアップグレードできるため、企業サーバー市場で迅速に受け入れられました。マイクロソフトの影響により、インテルは2004年にIA-64の代わりにAMDのx86-64命令セットアーキテクチャを自社のXeonマイクロプロセッサに実装し、新しい業界標準が誕生しました。

 

2003年、インテルは新しいイタニウム2ファミリーメンバーであるコードネームマディソン（Madison）を発売し、初期周波数は最大1.5GHz、L3キャッシュは6MBでした。2004年11月に発売されたマディソン9Mチップは9MBのL3キャッシュと1.6GHzの周波数を持ち、2005年7月には1.67GHzに達しました。これらの2つのチップは130nmプロセスを使用し、2006年7月にモンテシート（Montecito）が発売されるまで、すべての新しいイタニウムプロセッサの基盤となりました。特にディアフィールド（Deerfield）は低電力のマディソンであり、ファンウッド（Fanwood）は低いCPUソケット数を持つマディソン9Mのバージョンです。

 

2005年11月、主要なイタニウムサーバー製造業者はインテルおよび複数のソフトウェア供給業者と共にイタニウムソリューションアライアンスを結成し、アーキテクチャを促進し、ソフトウェアポーティングの努力を加速することに決定しました。アライアンスは2010年までに100億ドルをイタニウムソリューションアライアンスに投資すると発表しました。